专利名称：半导体器件的制作方法
技术领域：
本发明涉及一种半导体器件，它具有平面双极型晶体管以及内置组件，该组件用作保护双极型晶体管免受诸如静电浪涌电压之类的外部峰值电压干扰的元件。
晶体管常暴露于外部浪涌电压中(诸如静电浪涌电压)，通常在用绝缘体摩擦使用晶体管的IC或类似器件的环境下使用这些器件时，在这些器件中产生静电浪涌电压，结果在IC或类似器件中和/或其上产生静电。为了保护晶体管免受此外部浪涌电压的干扰，在内置晶体管的半导体器件中装入一种组件，该组件用作从晶体管中驱赶外部电压或使外部电压绕过(bypass)晶体管的元件。
以下将参考附图详细描述这种半导体器件的一个例子，这些附图包括示出其电路的
图1和示出其示意层结构的图2，此半导体器件设有平面双极型晶体管以及内置组件，该组件用作保护双极型晶体管免受诸如静电浪涌电压之类外部浪涌电压干扰的元件。
参考图1，输入信号(IN)加到NPN晶体管(TR1)的基极(B)，从晶体管(TR1)的集电极(C)取出输出信号(OUT)。通过与正电源(VCC)反向连接的二极管(d1)把正电源(VCC)加到集电极(C)。集电极(C)接地，或者通过沿反向把集电极(C)与固定电势(VEE)桥接起来的二极管(d2)，使集电极(C)连接一固定电势(VEE)或地电势。换句话说，连接二极管(d2)，以便沿着从固定电势(VEE)地电势到集电极(C)的方向把集电极(C)与固定电势(VEE)或地电势桥接起来。晶体管(TR1)的发射极(E)接地，或者也连到固定电势(VEE)或地电势。在此电路中，二极管(d1)与(d2)的组合是一种内置组件(100)，用作保护晶体管(TR1)免受外部浪涌电压干扰的元件。在图中，由虚线所示方框包围着内置组件(100)。
参考图2，在p型掺杂的半导体衬底(1)上形成由集电极(2a)、基极(2b)和发射极(2c)构成的NPN晶体管(TR1)。在晶体管(TR1)附近，设有二极管(d1)和二极管(d2)，它们分别包括在p型掺杂的半导体衬底(1)上形成的p型掺杂层(101b)和n型掺杂层(101a)以及p型掺杂层(102b)和n型掺杂层(102a)。集电极(2a)连接二极管(d1)的p型掺杂层(101b)，二极管的n型掺杂层(101a)连接正电源(VCC)。集电极(2a)也连接二极管(d2)的n型掺杂层(102a)。从集电极(2a)取出输出信号(OUT)。输入信号(IN)加到基极(2b)。发射极(2c)和二极管(d2)的p型掺杂层(102b)接地或连接固定电势(VEE)。
把超出电源电压(VCC)的外部正浪涌电压加到集电极(C)使得二极管(d1)导通，结果向电源(VCC)的方向驱赶外部的正浪涌电压，而不扰乱晶体管(TR1)。把低于固定电势(VEE)的外部负浪涌电压加到集电极(C)使二极管(d2)导通，结果向固定电势(VEE)的方向驱赶外部负浪涌电压，而不扰乱晶体管(TR1)。这样，保护了晶体管(TR1)免受外部浪涌电压的干扰，而不论其极性如何。
JP-A-95-122715号专利信息中揭示了一种半导体器件，它设有附加单片组件的平面双极型晶体管，该组件用作保护双极型晶体管免受外部浪涌电压干扰的寄生双极型晶体管。
然而，上述半导体器件(设有附加单片或内置组件的双极型晶体管，该组件用作保护双极型晶体管免受外部浪涌电压干扰的寄生双极型晶体管)存在的缺点是将不可避免地形成与双极型晶体管相连的一个或多个寄生电容器。这些寄生电容器将减低包括此双极型晶体管之电路的操作速度。例如，参考图1和2，三个潜在的寄生电容器减低了晶体管(TR1)的操作速度，其中的一个电容器包括把晶体管(TR1)的集电极(2a)与二极管(d1)和(d2)相连的键合丝、覆盖p型掺杂的半导体衬底(1)上表面的绝缘层(1a)以及p型掺杂的半导体衬底(1)，另外两个电容器是由分隔二极管(d1)和(d2)的p型掺杂层和n型掺杂层的耗尽层形成的。
因此，本发明的一个目的是提供一种半导体器件，它设有平面双极型晶体管和内置组件，该组件用作保护双极型晶体管免受静电浪涌电压之类外部浪涌电压干扰的元件，其中潜在的寄生电容器不会减低包括此晶体管的电路的操作速度，否则潜在的寄生电容器将伴随着内置组件(用以保护晶体管免受静电浪涌电压之类外部浪涌电压的干扰)。
为了实现上述目的，依据本发明的第一实施例，半导体器件(设有平面双极型晶体管和内置组件，该组件用作保护双极型晶体管免受静电浪涌电压之类外部浪涌电压干扰的元件)设有平面双极型晶体管，还设有导电率与形成上述平面双极型晶体管的半导体衬底的导电率相反的掺杂区，沿半导体衬底的上表面在靠近双极型晶体管的一个位置形成掺杂区，双极型晶体管的发射极连接此掺杂区以及固定电势(VEE)或地电势。
在上述半导体器件中，平面双极型晶体管可以是NPN晶体管，也可以是PNP晶体管。
在上述半导体器件中，半导体衬底可以连接固定电势(VEE)，也可以连接地电势。
在上述半导体器件中，双极型晶体管可被上述掺杂区所包围。
在上述半导体器件中，可在靠近上述掺杂区的一个位置处设置连接正电源(VCC)的另一掺杂区。
在上述设有两个独立掺杂区的半导体器件中，平面双极型晶体管可以是NPN晶体管，也可以是PNP晶体管。
在上述设有两个独立掺杂区的半导体器件中，半导体衬底可以连接固定电势(VEE)，也可以连接地电势。
在上述设有两个独立掺杂区的半导体器件中，双极型晶体管可被上述掺杂区和上述另一掺杂区所包围。
在上述设有两个独立掺杂区的半导体器件中，双极型晶体管的一半部分可被上述掺杂区所包围，双极型晶体管其余的一半部分可被上述另一掺杂区所包围。
在上述设有两个独立掺杂区的半导体器件中，双极型晶体管的大部分可被上述掺杂区所包围，双极型晶体管其余有限部分可被上述另一掺杂区连接。
从以下详细描述并结合附图，可更容易理解本发明及其各个特征和优点，其中图1是已有技术的示例半导体器件的电路，该器件设有平面双极型晶体管和内置组件，该组件用作保护双极型晶体管免受静电浪涌电压之类外部浪涌电压干扰的元件，图2是已有技术的示例半导体器件的示意剖面图，该器件设有平面双极型晶体管和内置组件，该组件用作保护双极型晶体管免受静电浪涌电压之类外部浪涌电压干扰的元件，图3是依据本发明第一实施例的半导体器件的示意剖面图，该器件设有平面双极型晶体管和内置组件，该组件用作保护双极型晶体管免受静电浪涌电压之类外部浪涌电压干扰的元件，图4是依据本发明第一实施例的半导体器件的示意平面图，该器件设有平面双极型晶体管和内置组件，该组件用作保护双极型晶体管免受静电浪涌电压之类外部浪涌电压干扰的元件，图5是依据本发明第一实施例的半导体器件的等效电路，该器件设有平面双极型晶体管和内置组件，该组件用作保护双极型晶体管免受静电浪涌电压之类外部浪涌电压干扰的元件，图6是依据本发明第一实施例变形的半导体器件的示意剖面图，该器件设有平面双极型晶体管和内置组件，该组件用作保护双极型晶体管免受静电浪涌电压之类外部浪涌电压干扰的元件，图7是依据本发明第一实施例的半导体器件的电路，该器件设有平面双极型晶体管和内置组件，该组件用作保护双极型晶体管免受静电浪涌电压之类外部浪涌电压干扰的元件，双极型晶体管连接成一基极接地系统，图8是依据本发明第一实施例的半导体器件的电路，该器件设有平面双极型晶体管和内置组件，该组件用作保护双极型晶体管免受静电浪涌电压之类外部浪涌电压干扰的元件，双极型晶体管连接成一集电极接地系统或一个射极跟随器系统，图9是依据本发明第二实施例的半导体器件的示意剖面图，该器件设有平面双极型晶体管和内置组件，该组件用作保护双极型晶体管免受静电浪涌电压之类外部浪涌电压干扰的元件，图10是依据本发明第二实施例的半导体器件的示意平面图，该器件设有平面双极型晶体管和内置组件，该组件用作保护双极型晶体管免受静电浪涌电压之类外部浪涌电压干扰的元件，图11是依据本发明第三实施例的半导体器件的示意剖面图，该器件设有平面双极型晶体管和内置组件，该组件用作保护双极型晶体管免受静电浪涌电压之类外部浪涌电压干扰的元件，图12是依据本发明第三实施例的半导体器件的平面图，该器件设有平面双极型晶体管和内置组件，该组件用作保护双极型晶体管免受静电浪涌电压之类外部浪涌电压干扰的元件，图13是依据本发明第三实施例的半导体器件的等效电路，该器件设有平面双极型晶体管和内置组件，该组件用作保护双极型晶体管免受静电浪涌电压之类外部浪涌电压干扰的元件，图14是依据本发明第三实施例变形的半导体器件的示意剖面图，该器件设有平面双极型晶体管和内置组件，该组件用作保护双极型晶体管免受静电浪涌电压之类外部浪涌电压干扰的元件，图15是依据本发明第四实施例的半导体器件的示意剖面图，该器件设有平面双极型晶体管和内置组件，该组件用作保护双极型晶体管免受静电浪涌电压之类外部浪涌电压干扰的元件，图16是依据本发明第四实施例的半导体器件的示意平面图，该器件设有平面双极型晶体管和内置组件，该组件用作保护双极型晶体管免受静电浪涌电压之类外部浪涌电压干扰的元件，图17是依据本发明第四实施例变形的半导体器件的示意剖面图，该器件设有平面双极型晶体管和内置组件，该组件用作保护双极型晶体管免受静电浪涌电压之类外部浪涌电压干扰的元件，图18是依据本发明第四实施例一个变形的半导体器件的示意平面图，该器件设有平面双极型晶体管和内置组件，该组件用作保护双极型晶体管免受静电浪涌电压之类外部浪涌电压干扰的元件，以及图19是依据本发明第四实施例另一变形的半导体器件的示意平面图，该器件设有平面双极型晶体管和内置组件，该组件用作保护双极型晶体管免受静电浪涌电压之类外部浪涌电压干扰的元件。
参考附图，以下将对依据本发明四个独立实施例的半导体器件作详细描述，每个器件设有平面双极型晶体管和内置组件，该组件用作保护双极型晶体管免受静电浪涌电压之类外部浪涌电压干扰的元件。
第一实施例一种平面双极型晶体管，具有导电率与半导体衬底的导电率相反的掺杂区，沿半导体衬底的上表面在靠近双极型晶体管的一个位置处形成掺杂区，双极型晶体管的发射极连接此掺杂区和固定电势(VEE)或地电势。
参考图3和4，对p型掺杂的Si衬底(1)的上表面进行氧化，在其上形成SiO2薄膜(1a)。从计划形成集电极的区域上除去SiO2薄膜(1a)，其后把n型杂质注入Si衬底(1)的上表面区域来形成集电极(2a)。进行退火处理使n型杂质扩散，其后从计划形成基极的区域上除去在退火处理期间产生的另一SiO2薄膜。把p型杂质注入Si衬底(1)的上表面区域来形成基极(2b)。进行退火处理使p型杂质扩散，其后从计划形成发射极和n型掺杂区的区域上除去在退火处理期间产生的另一SiO2薄膜和原来的SiO2薄膜(1a)。把n型杂质注入Si衬底(1)的上表面区域来形成发射极(2c)和n型掺杂区(3)。进行退火处理使n型杂质扩散。进行蚀刻处理，以在集电极(2a)、基极(2b)、发射极(2c)和n型掺杂区(3)上形成接触孔。在Si衬底(1)上淀积Al，其后把Al薄膜蚀刻构图成为集电极(2a)、基极(2b)、发射极(2c)的电极形状，以及把集电极(2a)与输出电路(OUT)相连、把基极(2b)与输入电路(IN)相连以及把发射极(2c)和n型掺杂区(3)与固定电势(VEE)或地电势相连的键合丝。
参考图3、4和5，由于n型掺杂层(2a)和p型Si衬底(1)构成的p-n结以及p型Si衬底(1)和n型掺杂区(3)构成的p-n结是寄生二极管(d3)和(d4)，它们反向互连，双极型晶体管(TR1)的集电极(C)通过二极管(d3)和(d4)的串联电路(10)连接固定电势(VEE)或地电势。虽然二极管(d4)正向连接晶体管(TR1)的集电极(C)，但二极管(d3)反向连接晶体管(TR1)的集电极(C)。
假定把超出正电源电压(VCC)的外部正浪涌电压加到集电极(C)，反向连接的二极管(d3)击穿，使外部浪涌电压通过正向连接的二极管(d4)放电成为固定电势(VEE)或对地放电。这样，外部浪涌电压绕过双极型晶体管(TR1)，保护双极型晶体管(TR1)免受外部正浪涌电压的干扰。
假定把低于固定电势(VEE)的外部负浪涌电压加到集电极(C)，正向连接的二极管(d4)击穿，使外部浪涌电压通过反向连接的二极管(d3)放电成为固定电势(VEE)或对地放电。这样，外部浪涌电压绕过双极型晶体管(TR1)，保护双极型晶体管(TR1)免受外部负浪涌电压的干扰。
参考图6，Si衬底(1)可连接固定电势(VEE)或地电势。在此情况下，超出正电源电压(VCC)的外部正浪涌电压使集电极(2a)和p型掺杂的Si衬底(1)之间的n-p结或二极管(d3)击穿，使得电流通过集电极(2a)和p型掺杂的Si衬底(1)之间的n-p结流入固定电势(VEE)。此电流使得p型掺杂的衬底(1)的电势因其电阻而增高，结果容易使流过p型掺杂的Si衬底(1)和n型掺杂区(3)之间的p-n结或二极管(d4)的电流增大。结果，有效地阻止p型掺杂衬底(1)的温度增高。
虽然图3、4和5示出以射极接地系统连接的双极型晶体管(TR1)，但也可使用图7所示的基极接地系统和图8所示的集电极接地系统(或射极跟随器系统)。
虽然上述描述限于NPN晶体管，但也可使用PNP晶体管与p型掺杂区的组合。
在任一种情况下，依据本实施例新引入半导体器件(设有平面双极型晶体管和内置组件，该组件用作保护双极型晶体管免受静电浪涌电压之类外部浪涌电压干扰的元件)中的组件不连接平面双极型晶体管的集电极。因此，依据本实施例的半导体器件不形成连接平面双极型晶体管的集电极的寄生电容器。结果，在本实施例中，不可能对受到本实施例新引入组件保护的平面双极型晶体管的操作速度产生不良后果。
第二实施例一种被导电率与半导体衬底的导电率相反的掺杂区包围的平面双极型晶体管。
参考图9和10，由集电极(2a)、基极(2b)和发射极(2c)构成的平面双极型晶体管(TR1)被n型掺杂区(4)所包围。如图3所示，把输入信号(IN)加到基极(2b)，从连接集电极(2a)的输出端(OUT)取出输出信号(OUT)。发射极(2c)连接固定电势(VEE)或接地。此外，它也可连接在本实施例中包围晶体管(TR1)的n型掺杂区(4)。
依据本发明的第二实施例设有平面双极型晶体管以及内置组件(用作保护双极型晶体管免受诸如静电浪涌电压之类的外部峰值电压干扰的元件)的半导体器件的操作与依据本发明第一实施例设有平面双极型晶体管和内置组件(用作保护双极型晶体管免受诸如静电浪涌电压之类的外部峰值电压干扰的元件)的操作完全相同。
假定把超过正电源电压(VCC)的外部正浪涌电压加到集电极(C)，则集电极(2a)和p型掺杂的Si衬底(1)之间的n-p结击穿，外部正浪涌电压通过p型掺杂的Si衬底(1)和n型掺杂区(4)之间的p-n结放电成为固定电势(VEE)。这样，外部正浪涌电压绕过双极型晶体管(TR1)，保护双极型晶体管(TR1)免受外部正浪涌电压的干扰。
假设把低于固定电势(VEE)的外部负浪涌电压加到集电极(C)，则p型掺杂的Si衬底(1)和n型掺杂区(4)之间的p-n结击穿，外部负浪涌电压通过集电极(2a)和p型掺杂的Si衬底(1)之间的n-p结放电成为固定电势(VEE)。这样，外部负浪涌电压绕过双极型晶体管(TR1)。
在本实施例中，可使外部浪涌电压产生的电流沿径向流动。结果，有效地避免了有限区域或局部区域内温度的上升。
虽然以上描述限于NPN晶体管，但还可使用PNP晶体管与p型掺杂区的组合。
在任一种情况下，新近引入依据本实施例设有平面双极型晶体管和内置组件(用作保护双极型晶体管免受诸如静电浪涌电压之类的外部峰值电压干扰的元件)的半导体器件中的组件不连接平面双极型晶体管的集电极。因此，对于依据本实施例的半导体器件，不形成连接平面双极型晶体管集电极的寄生电容器。结果，在本实施例中，不可能对受到本实施例新引入组件保护的平面双极型晶体管的操作速度产生不良后果。
第三实施例一种接有两个掺杂区的平面双极型晶体管，每个掺杂区都掺有导电率与半导体衬底的导电率相反的杂质，双极型晶体管的发射极连接靠近双极型晶体管(TR1)的一个掺杂区和固定电势(VEE)或地电势，远离双极型晶体管(TR1)的另一个掺杂区连接正电源(VCC)。
参考图11、12和13，由集电极(2a)、基极(2b)和发射极(2c)构成的平面双极型晶体管接有两个掺杂区(3)和(5)，每个掺杂区都掺有n杂质或导电率与p型掺杂的Si衬底(1)的导电率相反的杂质。发射极(2c)连接靠近于双极型晶体管(TR1)的第一n型掺杂区(3)以及固定电势(VEE)或地电势。远离双极型晶体管(TR1)的第二n型掺杂区(5)连接正电源(VCC)。
图13中示出该半导体器件的等效电路。
第一n型掺杂区(3)的操作与本发明第一实施例的掺杂区(3)相同。
假设把超过正电源电压(VCC)的外部正浪涌电压加到集电极(C)，则集电极(2a)和p型掺杂的衬底(1)之间的n-p结或反向连接的二极管(d3)击穿，外部浪涌电压通过p型掺杂的衬底(1)和n型掺杂区(3)之间的p-n结或正向连接的二极管(d4)放电成为固定电势(VEE)或对地放电。这样，外部浪涌电压绕过双极型晶体管(TR1)，保护双极型晶体管(TR1)免受外部正浪涌电压的干扰。
假设把低于固定电势(VEE)的外部负浪涌电压加到集电极(C)，则p型掺杂的衬底(1)和n型掺杂区(3)之间的p-n结或正向连接的二极管(d4)击穿，外部负浪涌电压通过集电极(2a)和p型掺杂的衬底(1)之间的n-p结或反向连接的二极管(d3)放电成为固定电势(VEE)或对地放电。这样，外部负浪涌电压绕过双极型晶体管(TR1)，保护双极型晶体管(TR1)免受外部负浪涌电压的干扰。
以下将描述第二n型掺杂区(5)的操作。
假设把超过正电源电压(VCC)的外部正浪涌电压加到集电极(C)且二极管(d3)和(d4)导通，则n型掺杂区(3)和p型掺杂的衬底(1)之间的n-p结或二极管(d5)以及p型掺杂的衬底(1)和n型掺杂区(5)之间的p-n结或二极管(d6)也导通，以连接集电极(C)和正电源电压(VCC)。
假设把低于固定电势(VEE)的外部负浪涌电压加到集电极(C)且集电极(2a)和p型掺杂的衬底(1)之间的n-p结或二极管(d3)以及p型掺杂的衬底(1)和n型掺杂区(3)之间的p-n结或二极管(d4)导通，则n型掺杂区(3)和p型掺杂的衬底(1)之间的n-p结或二极管(d5)以及p型掺杂的衬底(1)和n型掺杂区(5)之间的p-n结或二极管(d6)也导通，以连接发射极(E)和(VCC)。
在发射极(E)不连接固定电势(VEE)的情况下，依据本实施例设有平面双极型晶体管和内置组件(用作保护双极型晶体管免受静电浪涌电压之类外部浪涌电压干扰的元件)的半导体器件也以如上所述的类似方式工作。
这样，从晶体管(TR1)中赶走了加到双极型晶体管(TR1)的集电极(C)的外部浪涌电压。
虽然以上描述限于NPN晶体管，但还可使用PNP晶体管与p型掺杂区的组合。
在任一种情况下，新近引入依据本实施例设有平面双极型晶体管和内置组件(用作保护双极型晶体管免受诸如静电浪涌电压之类的外部峰值电压干扰的元件)的半导体器件中的组件不连接平面双极型晶体管的集电极。因此，对于依据本实施例的半导体器件，不形成连接平面双极型晶体管集电极的寄生电容器。结果，在本实施例中，不可能对受到本实施例新引入组件保护的平面双极型晶体管的操作速度产生不良后果。
为了实现与第一实施例中相同的结果，如第一实施例的情况，参考图14，Si衬底(1)可连接固定电势(VEE)或地电势。换句话说，有效地防止p型掺杂的Si衬底(1)的温度升高。
第四实施例一种被导电率与半导体衬底的导电率相反的两个掺杂区所包围的平面双极型晶体管。
参考图15和16，由集电极(2a)、基极(2b)和发射极(2c)构成的平面双极型晶体管(TR1)被导电率与p型掺杂的Si衬底的导电率相反的两个n型掺杂区(3)和(5)所包围。把输入信号(IN)加到基极(2b)，从输出端(OUT)取出输出信号(OUT)。发射极(2c)连接靠近双极型晶体管(TR1)的第一掺杂区(3)和固定电势(VEE)或地电势。远离双极型晶体管(TR1)的第二掺杂区(5)连接正电源电压(VCC)。
依据本发明第四实施例的半导体器件的操作与依据本发明第三实施例的半导体器件的操作完全相同。
虽然以上描述限于NPN晶体管，但还可使用PNP晶体管与p型掺杂区的组合。
在任一种情况下，新近引入依据本实施例设有平面双极型晶体管和内置组件(用作保护双极型晶体管免受诸如静电浪涌电压之类的外部峰值电压干扰的元件)的半导体器件中的组件不连接平面双极型晶体管(TR1)的集电极(C)。因此，对于依据本实施例的半导体器件，不形成连接平面双极型晶体管(TR1)集电极(C)的寄生电容器。结果，在本实施例中，不可能对受到本实施例新引入组件保护的平面双极型晶体管的操作速度产生不良后果。
为了实现与第一实施例(见图6)中相同的结果，如第一实施例的情况，参考图17，p型掺杂的Si衬底(1)可连接固定电势(VEE)或地电势。换句话说，有效地防止p型掺杂的Si衬底(1)的温度升高。
参考图18，平面双极型晶体管(TR1)的左半部分被第一掺杂区(3)所包围，平面双极型晶体管(TR1)的右半部分被第二掺杂区(5)所包围。在第一掺杂区(3)和第二掺杂区(5)的相向边缘之间存在二极管(d3)和(d4)。
参考图19，平面双极型晶体管(TR1)的大部分被第一掺杂区(3)所包围，平面双极型晶体管(TR1)其余的有限部分被第二掺杂区(4)所包围。
以上描述说明，本发明已成功地提供了设有平面双极型晶体管和内置组件(用作保护双极型晶体管免受诸如静电浪涌电压之类的外部峰值电压干扰的元件)的半导体器件，其中不形成连接平面双极型晶体管集电极的寄生电容器，从而潜在的寄生电容器不会减低包括该晶体管的电路的操作速度，否则潜在的寄生电容器会伴随着内置组件(用以保护晶体管免受诸如静电浪涌电压之类的外部峰值电压干扰)。
虽然参考特殊实施例描述了本发明，但此描述并不意味着限制的意思。在参考了本发明的描述后，对所揭示的实施例的各种修改以及本发明的其它实施例将对本领域内的技术人员变得明显起来。因此，附加的权利要求书将覆盖落在本发明真实范围内所有的这些修改或实施例。
权利要求
1.一种半导体器件，其特征在于包括p型掺杂的半导体衬底，以及沿所述半导体衬底的上表面产生的NPN平面双极型晶体管，还包括在靠近所述双极型晶体管的位置处沿所述半导体衬底的上表面产生的n型掺杂区，其中所述双极型晶体管的发射极连接所述n型掺杂区和固定电势或地电势，从而把加到所述双极型晶体管集电极的外部浪涌电压驱赶到地，结果保护所述双极型晶体管免受所述外部浪涌电压的干扰。
2.如权利要求1所述的半导体器件，其特征在于所述半导体衬底连接固定电势。
3.如权利要求1或2所述的半导体器件，其特征在于所述双极型晶体管被所述n型掺杂区所包围。
4.如权利要求1或2所述的半导体器件，其特征在于还包括在靠近所述n型掺杂区的位置处沿所述半导体衬底的上表面产生的第二n型掺杂区，其中所述第二n型掺杂区连接正电势。
5.如权利要求4所述的半导体器件，其特征在于所述双极型晶体管的一半部分被所述n型掺杂区所包围，所述双极型晶体管剩下的一半部分被所述第二n型掺杂区所包围。
6.如权利要求4所述的半导体器件，其特征在于所述双极型晶体管的大部分被所述n型掺杂区所包围，所述双极型晶体管的其余有限部分被所述第二n型掺杂区所包围。
7.一种半导体器件，其特征在于包括n型掺杂的半导体衬底，以及沿所述半导体衬底的上表面产生的PNP平面双极型晶体管，还包括在靠近所述双极型晶体管的位置处沿所述半导体衬底的上表面产生的p型掺杂区，其中所述双极型晶体管的发射极连接所述p型掺杂区和固定电势或地电势，从而把加到所述双极型晶体管集电极的外部浪涌电压驱赶到地，结果保护所述双极型晶体管免受所述外部浪涌电压的干扰。
8.如权利要求7所述的半导体器件，其特征在于所述半导体衬底连接固定电势或地电势。
9.如权利要求7或8所述的半导体器件，其特征在于所述双极型晶体管被所述p型掺杂区所包围。
10.如权利要求7或8所述的半导体器件，其特征在于还包括在靠近所述p型掺杂区的位置处沿所述半导体衬底的上表面产生的第二p型掺杂区，其中所述第二p型掺杂区连接正电势。
11.如权利要求10所述的半导体器件，其特征在于所述双极型晶体管的一半部分被所述p型掺杂区所包围，所述双极型晶体管剩下的一半部分被所述第二p型掺杂区所包围。
12.如权利要求10所述的半导体器件，其特征在于所述双极型晶体管的大部分被所述p型掺杂区所包围，所述双极型晶体管的其余有限部分被所述第二p型掺杂区所包围。
全文摘要
提供了设有平面双极型晶体管和内置组件的半导体器件,该双极型晶体管还设有导电率与半导体衬底的导电率相反的掺杂区,在靠近双极型晶体管的位置处沿半导体衬底的上表面产生掺杂区,双极型晶体管的发射极连接掺杂区和固定电势(V
文档编号H01L27/04GK1194466SQ9810583
公开日1998年9月30日 申请日期1998年3月20日 优先权日1997年3月21日
发明者清水隆之 申请人:冲电气工业株式会社