专利名称：可降低漏电流的cmos图像感测器的制作方法
技术领域：
本实用新型涉及一种可降低漏电流的CMOS图像感测器。
通常的CMOS感测元件，包括有感测器及读出电路，感测器结构如
图1所示，其是现有的感测器剖面示意图。在基座11表面形成有场氧化层12，以作为绝缘层，使相邻的元件之间不会短路，然后再由杂质扩散或离子植入的方式，植入杂质(例如磷或硼等离子)以形成P－N接面感测区13。
场氧化层12的成长是在含有水气的环境中，以湿式氧化法进行，因水分子与氧对场氧化层12的边缘进行水平方向的扩散，故在场氧化层12的边缘将被氧化，形成鸟嘴的外观，造成鸟嘴下的硅晶圆表面缺陷。鸟嘴的形成，可参见一般集成电路LOCOS制造过程。
现有的CMOS感测器在基座11形成后，成长场氧化层12，再形成P－N接面感测区13，P－N接面感测区13形成时，与场氧化层12边缘的鸟嘴接触到，鸟嘴下的硅晶圆表面已有缺陷，而P－N接面感测区13接触到此缺陷，易使P－N接面感测区13从鸟嘴处漏电，使P－N二极体的电荷无法储存，漏至基底11，甚至漏至使P－N接面感测区13的电位与基座11的电位相同，造成读取图像时，显示为白点、亮线、暗点或暗线。目前的CMOS感测器，都易有白点及亮线(暗点或暗线)的问题，导致合格率只有10％而无法批量生产。
本实用新型的目的提供一种可降低漏电流的CMOS图像感测器，在基底上形成的P－N接面感测区与场氧化层间具有一既定距离，P－N接面感测区不与场氧化层边缘的鸟嘴接触到，不会造成漏电路径，可有效减少白点、亮线、暗点及暗线，提高成品率。
本实用新型是这样实现的包括有一基底、P－N接面感测区及至少一场氧化物，其特征在于基底上形成有P－N接面感测区，在P－N接面感测区至少一侧形成有场氧化物，P－N接面感测区与场氧化层之间有一距离。
本实用新型的特点是在未增加任何制造工序的状况下，使CMOS感测元件有效地降低漏电流、改善白点及亮线问题，大幅提高成品率，而转入批量生产。
图1是现有的CMOS感测器剖面示意图。
图2是本实用新型的CMOS感测器剖面示意图。
参见图2，本实用新型是一种可降低漏电流的CMOS图像感测器，其包括有基底21、P－N接面感测区22、场氧化层23。基底21表面形成场氧化层23，作为绝缘层。然后，再以杂质扩散或离子植入的方式，植入杂质(例如磷或硼等离子)，形成P－N接面感测区22。场氧化层23形成后，后续的杂质植入形成P－N接面感测区22，因场氧化层23与P－N接面感测区22之间具有既定距离，P－N接面感测区22与场氧化层23边缘的鸟嘴不会接触到，鸟嘴下的硅晶圆表面缺陷不会使P－N接面感测区22从鸟嘴处漏电。
本实用新型利用P－N接面感测区22与场氧化层23之间具有既定距离，而不使P－N接面感测区22接触到场氧化层23边缘的鸟嘴，使P－N接面感测区33的漏电路径大大减少，降低发生白点、亮线的概率，提高产品合格率。所以，本实用新型可减少漏电，P－N接面感测区22对场氧化层23边缘的鸟嘴影响减少，在图像读取时，本实用新型的CMOS图像感测器显示为白点、亮线、暗点或暗线者，可减少至约0～15颗不等，远少于目前的3～25颗以上，不合格率大幅降低，而完全无白点将高达45％，较目前的10％大大提高。
权利要求1.一种可降低漏电流的CMOS图像感测器，包括有一基底、P－N接面感测区及至少一场氧化物，其特征在于基底上形成有P－N接面感测区，在P－N接面感测区至少一侧形成有场氧化物，P－N接面感测区与场氧化层之间有一距离。
专利摘要一种可降低漏电流的CMOS图像感测器，包括有P－N接面感测区、场氧化层及基底。基底上形成有P－N接面感测区、场氧化层，场氧化层边缘与P－N接面感测区之间有一既定距离。因P－N接面感测区不会与氧化层边缘的鸟嘴接触到，不会造成漏电途径，有效地减少白点、亮线、暗点或暗线，提高成品合格率。
文档编号H01L23/00GK2354239SQ9820755
公开日1999年12月15日 申请日期1998年7月27日 优先权日1998年7月27日
发明者李深地, 沈奇廷, 陈琪芬, 傅健益, 陈昭荣, 陈维忠 申请人:敦南科技股份有限公司