专利名称：半导体器件的制作方法
技术领域：
本发明涉及构成存储器单元阵列的例如或非(NOR)门的卧式ROM等半导体器件，其中所述存储器单元阵列由多个存储器单元晶体管组成。
一般来说，在写入各种程序信息中使用的ROM(只读存储器)具有将栅、源和漏组合成矩阵状的MOS(金属氧化物半导体)晶体管结构，即由沉积金属、氧化物(绝缘体)和半导体的晶体管构成，按照写入信息，通过使存储器的晶体管的源和漏之间断开或短路，或通过预先设定两种阈值电压，检测在漏和源之间流动的电流，其与存储信息的‘1’、‘0’对应。
以往的这种高集成化的NOR型掩模ROM，例如，如图7(a)、(b)所示，由P型半导体(Si)衬底51、在该P型半导体衬底51的上部中在一个方向上多个形成为带状的N型半导体区域57、57…和通过栅氧化膜58与其垂直地延伸的多个形成为带状的栅电极59、59…构成，在这些N型半导体区域57、57…和栅电极59、59…的交叉部分上设置存储器单元。
在各栅电极59、59…下方由邻接的N型半导体区域57、57…组成的源区和漏区之间，形成操作沟道54…。通过将各操作沟道54…的阈值电压设定为各预先场所的预定值，如果在字线A1、A2…上向栅电极59、59施加预定值以上的电压，那么操作沟道54…变为导通状态，如果设定位线f1、f2…，使漏电压＞源电压，那么电子从源侧向漏侧移动，流动漏电流。由此，进行‘1’的信息写入。
就是说，如果在栅电极59上施加正电压，那么在操作沟道54中，P型半导体衬底51的空穴被压向内部，感应相反的负电荷即电子。如果栅电极59的正电压不断升高，那么操作沟道54的电子增多，其结果变成N型传导层，接着使相同N型的源区和漏区之间导通，电流流动。再有，这样，作为操作沟道54N型传导层的晶体管被称为N沟道晶体管。另一方面，作为操作沟道54P型传导层的晶体管被称为P沟道晶体管。
其中，在上述操作沟道54中如果相对于Si注入成为杂质的硼(B)离子，那么由于Si的价电子为4价，B的价电子为三价，所以该硼(B)离子注入区55在形成与Si原子的共价键时缺少一个电子。从附近的Si原子中漏出该缺少部分，完成共价键。其结果，在原来的Si的地方成为空穴。
而且，如果操作沟道54的硼(B)离子达到高浓度，空穴增加，那么即使在如上所述的栅电极59上施加所述预定正电压，电子也不会变多。因此，可以进行‘0’的信息写入。
就是说，在掩模ROM中，在制造元件阶段，可固定数据。因此，如上所述，在施加上述预定电压时，在要进行‘0’的信息写入的情况下，可以在制造时在操作沟道54中高浓度地注入硼(B)离子。
但是，在上述以往的半导体器件中，在NOR型掩模ROM在设计规则F的情况下，如图7(a)所示，每一位的横方向节距X为2F，并且每一位的纵方向节距Y也变为2F。因此，NOR型掩模ROM的每一位的面积变为4F2，存在成为小型化和高集成化障碍的问题。
再有，上述设计规则F的F表示例如使F＝0.25μm那样的尺寸。
本发明的目的在于提供在晶体管的各元件之间隔离区最小，可实现小型化和高集成化的半导体器件。
为了实现上述目的，本发明的半导体器件包括多个第一导电型半导体区域和多个第二导电型半导体区域相互邻接交错形成的第一导电型半导体衬底，以所述第二导电型半导体区域作为源区和漏区，以其之间的第一导电型半导体区域作为沟道部分的第一晶体管，以第一导电型半导体区域作为源区和漏区，以其之间的第二导电型半导体区域作为沟道部分，邻接所述第一晶体管形成的以便该源或漏区兼做所述第一晶体管的所述沟道部分的第二晶体管，其特征在于，在所述第一和第二晶体管内的一个晶体管操作期间，在另一个晶体管中，反向偏置第一和第二导电型半导体区域的接合部位。
按照上述结构，在第一导电型半导体衬底上，相互邻接地形成第一晶体管和第二晶体管，第一晶体管的沟道部分兼做第二晶体管的源或漏区。但是，在象这样简单地仅使晶体管之间被邻接的情况下，在晶体管之间有产生泄漏电流的危险。
因此，在以往的半导体器件中，通过在晶体管之间设置元件隔离区来防止泄漏电流。由此必须确保充分大的元件隔离区，不能实现半导体器件的进一步小型化和高集成化。
对此，按照本发明的结构，除将第一和第二晶体管相互邻接地形成外，在不操作一方的晶体管中，还反向偏置第一和第二导电型半导体区域的接合部位。
就是说，例如在电子从第一晶体管的源区向漏区的流动期间，在第二晶体管中，相对于与上述漏区结合部位的区域，施加比该漏区低的电压。因此，不从该漏区流出电子，确实可以防止泄漏电流。
这样，由于本发明的半导体器件具有在晶体管之间未设置元件隔离区就可以确实防止晶体管之间泄漏电流的结构，所以可以实现半导体器件的进一步小型化和高集成化。
换言之，为了实现上述目的，本发明的半导体器件的特征在于设置多个这样的存储器单元，在各存储器单元中邻接地设置第一MOS晶体管和有与该第一MOS晶体管不同导电型的第二MOS晶体管，所述第一MOS晶体管的沟道部分中的第一导电型杂质区与所述第二MOS晶体管中的第一导电型源区或第一导电型漏区共用，同时反向偏置这种共用区域的接合部位。
按照上述结构，形成这样的存储器单元，其中第一MOS晶体管与第二MOS晶体管邻接地设置。在半导体器件中，存在多个这样形成的存储器单元。
相邻的第一和第二MOS晶体管之间必须相互隔离，但期望该部分的小型化和高集成化。因此，按照本半导体器件，共用第一MOS晶体管的沟道部分中的第一导电型杂质区域和上述第二MOS晶体管中的第一导电型源区或第一导电型漏区，并反向偏置该共用区域的接合部位。通过该反向偏置，上述共用区域被隔离，可以使相邻的第一和第二MOS晶体管之间相互隔离的隔离区域最小。而且，确实可以实现半导体器件的小型化和高集成化的半导体器件。
根据以下的描述将充分明白本发明的其它目的、特征和优点。此外，参照附图按以下说明会明白本发明的好处。
图1(a)、(b)、(c)是表示本发明半导体器件的一实施例的图，图1(a)是平面图，图1(b)是图1(a)中的I-I剖面图，而图1(c)是图1(a)中II-II线剖面图。
图2(a)、(b)是表示在上述半导体器件中直至形成N型半导体区域的制造工艺图，图2(a)是图1(a)中II-II线方向的剖面图，而图2(b)是图1(a)中I-I线方向的剖面图。
图3(a)、(b)是表示在上述半导体器件中直至形成N型非有源部分的制造工艺图，图3(a)是图1(a)中II-II线方向的剖面图，而图3(b)是图1(a)中I-I线方向的剖面图。
图4(a)、(b)是表示在上述半导体器件中直至形成第一栅电极的制造工艺图，图4(a)是图1(a)中II-II线方向的剖面图，图4(b)是图1(a)中I-I线方向的剖面图。
图5(a)、(b)是表示在上述半导体器件中直至形成汽相生长氧化膜的制造工艺图，图5(a)是图1(a)中II-II线方向的剖面图，而图5(b)是图1(a)中I-I线方向的剖面图。
图6(a)、(b)是表示在上述半导体器件中直至形成第二栅电极的制造工艺图，图6(a)是图1(a)中II-II线方向的剖面图，而图6(b)是图1(a)中I-I线方向的剖面图。
图7(a)、(b)是表示以往的半导体器件的图，图7(a)是平面图，图7(b)是图7(a)中III-III剖面图。
下面，根据图1(a)、(b)、(c)至图6(a)、(b)说明本发明的一实施例。
本实施例的半导体器件作为通过离子注入进行高浓度沟道的信息写入的NOR型掩模ROM，由于没有晶体管间的元件隔离区，所以第一晶体管阵列与具有不同极性的第二晶体管阵列邻接，通过保持经常反向偏置PN接合部位来隔离元件。再有，该半导体器件为NOR型，但并不限于此，例如，也可以为NAND型等。
此外，通过共用具有相邻的不同极性的第二晶体管阵列的沟道区，使第一晶体管阵列的源和漏布线区高集成化。
换言之，本发明的半导体器件交错地配置N型晶体管列和P型晶体管列，不另外设置元件隔离区，通过在PN接合部位中施加反向偏置，进行元件隔离。由此，可以将整个区域作为沟道来使用，可以实现单元面积的降低。
就是说，在本实施例的半导体器件中，如图1(a)、(b)、(c)所示，在作为第一导电型半导体衬底由P型硅(Si)组成的P型SOI(绝缘体上的硅)衬底20上形成各元件。
上述P型SOI衬底20由P型半导体(Si)衬底1、作为掩埋氧化膜的Si氧化层2和作为第一导电型杂质区域的由P型半导体构成的P型硅(Si)层4构成。再有，后面将详细说明SOI。
在上述P型SOI衬底20的P型硅(Si)层4上，平行地分别形成多个N型半导体区域，该N型半导体区域作为第二导电型杂质区构成作为第二导电型源区的N型源区5b和作为第二导电型漏区的N型漏区5a。再有，在本实施例中，为了便于说明，形成一组N型源区5b和N型漏区5a。
此外，在P型SOI衬底20的P型硅(Si)层4中的N型源区5b和N型漏区5a之间的沟道部分中，存在多个作为第一导电型杂质区残留的P型半导体区域。在信息写入为‘0’的情况下，在这些P型半导体区域中高浓度地注入氟化硼(BF)和硼(B)离子等P型杂质。再有，在信息写入为‘1’的情况下，不必高浓度地注入P型杂质。
在本实施例中，在这些N型源区5b和N型漏区5a以及P型半导体区域中，形成作为第一晶体管(第一MOS晶体管、N沟道MOS晶体管)的N沟道晶体管A。再有，该P型半导体区域使用后面论述的P型漏区7a。
另一方面，在上述N型源区5b和N型漏区5a的两旁，即图1(c)中各N型源区5b和N型漏区5a的各左侧上，在作为第一导电型源区的P型源区7b和作为第一导电型漏区的P型漏区7a使用平行残留的P型半导体区域。
而且，利用上述P型源区7b和P型漏区7a，以及P型源区7b和P型漏区7a之间的沟道部分，形成作为第二晶体管(第二MOS晶体管、P沟道MOS晶体管)的P沟道晶体管B。
再有，在该P型源区7b和P型漏区7a之间的沟道部分，即在N型源区5b中，根据信息的内容，还有高浓度地注入N型杂质的情况。
这样，在本实施例中，形成不同导电型的N沟道晶体管A和P沟道晶体管B交错嵌入的存储器单元。
此外，如图1(b)所示，在P型SOI衬底20的上侧，形成作为栅绝缘膜的第一栅氧化膜8和第二栅氧化膜10，而且，在这些第一栅氧化膜8和第二栅氧化膜10的上侧，形成使P型源区7b和P型漏区7a与N型源区5b和N型漏区5a交错形成的多个作为栅电极的第一栅电极9、9和第二栅电极11、11。而且，利用这些P型源区7b和P型漏区7a与N型源区5b和N型漏区5a、以及第一栅电极9和第二栅电极11，构成存储器单元阵列。
如图1(a)所示，上述第一栅电极9…和第二栅电极11…被作为字线A1～A4…使用。
就是说，如图1(a)、(c)所示，字线A1～A4…被布线在N型源区5b、N型漏区5a和P型漏区7a、P型源区7b的上方，字线A1、A3在N型源区5b和N型漏区5a的上方被作为P沟道晶体管B的栅极使用，而字线A2、A4在P型漏区7a和P型源区7b的上方被作为N沟道晶体管A的栅极使用。此外，如果ROM的选择状态改变，那么字线A1、A3被作为N沟道晶体管A的栅极使用，另一方面，字线A2、A4被作为P沟道晶体管B的栅极使用。
此外，这样构成晶体管阵列，如图1(b)所示，第一栅电极9和第二栅电极11通过第二栅氧化膜10形成两层，因此，即使相邻的第一栅电极9和第二栅电极11靠近，也不短路，可以使N型源区5b和N型漏区5a与P型源区7b和P型漏区7a连接。
此外，如图1(a)、(b)所示，作为位扩散线的电极引出布线部分5c、7c…，在由半导体构成的各N型源区5b和N型漏区5a与P型源区7b和P型漏区7a的一个方向(图1(a)中纸面的上侧方向)上延伸形成，在电极引出孔口5d…和7d…与和字线A1～A4…平行配置且由金属布线构成的位线f1～f4…短路连接。
按以下方法进行上述存储器单元阵列中的数据写入。再有，由于本实施例的半导体器件为ROM，所以仅是一个读出半导体器件，而在制造时进行数据的写入。
首先，在N沟道晶体管A中，通过仅在第一栅极和第二栅电极11下方的P型SOI衬底20中的作为P型半导体区域的P型漏区7a中有选择地高浓度注入与该P型SOI衬底20相同的P型杂质离子，有选择地提高N沟道晶体管A的阈值，进行数据的写入。
另一方面，在P沟道晶体管B中，通过仅在P型SOI衬底20中的作为N型半导体区域的N型源区5b中有选择地高浓度注入与该N型源区5b相同的N型杂质离子，有选择地提高P沟道晶体管B的阈值，进行数据的写入。
此外，在本实施例中，如以下那样在上述数据读取时施加电压。
首先，在选择作为N型半导体区域即N型源区5b和N型漏区5a的N沟道晶体管A的操作中，使N型源区5b与相邻的具有不同导电型的P沟道晶体管B的P型源区7b和P型漏区7a的结合部位(接合部位)处于反向偏置状态。
因此，可以防止电流在P型源区7b和P型漏区7a中流动。
另一方面，相反地，在选择P沟道晶体管B时的操作中，使N沟道晶体管A处于反向偏置状态，防止发生泄漏电流。
具体地说，在选择P沟道晶体管B时，相对于P型源区7b，施加电压以便P型漏区7a为负。因此，空穴从P型源区7b向P型漏区7a流动，电流从P型源区7b向P型漏区7a流动。此时，在相邻的具有不同导电型的N沟道晶体管A中，通过使P型漏区7a与N型源区5b和N型漏区5a的结合部位(接合部位)处于反向偏置状态，可以防止发生泄漏电流。
就是说，本实施例的半导体器件在第一和第二晶体管(N沟道晶体管A和P沟道晶体管B)中的一个晶体管工作期间，在另一个晶体管中，反向偏置第一和第二导电型半导体区域的接合部位(PN接合部位)。
此外，在本实施例中，在第一栅电极9和第二栅电极11中，选择栅极改变栅极电位使各沟道部分处于导通状态，而非选择栅极也改变栅极电位使各沟道部分处于非导通状态，以使没有高浓度扩散的位线部分起处于导通状态的作用。
就是说，非选择栅电极也可以降低栅极电位，因此，可以防止发生泄漏电流，可以薄薄地形成第一栅氧化膜8。
下面，说明上述半导体器件的制造方法。
在本实施例中，如图2(a)、(b)所示，使用SOI技术，在P型半导体(Si)衬底1的表面层20～200nm的较浅部分中通过离子注入或粘接等形成Si氧化膜层2，而且在其上侧，形成由P型半导体构成的P型硅(Si)层4。因此，变成由P型半导体(Si)衬底1、Si氧化膜层2和P型硅(Si)层4构成的P型SOI衬底20。
就是说，上述SOI称为在绝缘物上制成硅单晶的技术，具体地说，如上所述，有下述等方法，即在P型半导体(Si)衬底1的非表层的内部将作为绝缘体的Si氧化膜层2注入离子，通过退火，将上部作为P型(Si)层4形成的方法，或在P型半导体(Si)衬底1上形成作为热氧化膜层的Si氧化膜层2，在使另一P型半导体(Si)衬底1的表面与上述Si氧化膜层2粘接，从而粘接两片衬底后，通过切断和研磨薄薄地形成该另一P型半导体(Si)衬底1的表面部分的方法等。
作为该SOI的特征，有即使相邻的元件之间的距离靠近，也可以防止泄漏电流发生的特点。就是说，在上述P型半导体(Si)衬底1的表面侧，在不设置作为绝缘体的Si氧化膜层2而直接接近设置N型的源极和漏极等元件的情况下，由于P型半导体(Si)衬底1为半导体，所以在相邻元件间的下侧会流动多余的电流。但是，象SOI那样，如果在元件的下侧设有作为绝缘体的Si氧化膜层2，那么可以防止这类泄漏电流的发生。其结果，在SOI中，可以高集成化，可以制作缩短元件间隔进行配置的IC和LSI。
接着，在该P型硅(Si)层4上，形成作为隔离绝缘膜的绝缘隔离氧化膜3…，因此，实施横方向的元件隔离。一般来说，该技术被称为绝缘隔离技术，利用绝缘物进行横方向的元件隔离。再有，在绝缘隔离技术中，有LOCOS隔离、沟槽隔离和空间隔离。
接着，在Si氧化膜层2上侧的P型硅(Si)层4中，在存储器单元和后述周边电路的N沟道晶体管A的沟道部分中注入和扩散磷(P)离子，形成N型半导体区域6。
接着，如图3(a)、(b)所示，在存储器单元内的N沟道晶体管A的电极引出布线部分5c和用以写入ROM信息的P沟道晶体管B的N型非有源部分的N沟道晶体管A的N型源区5b中还注入和扩散砷(As)或磷(P)离子，形成N型的高浓度区。就是说，无论砷(As)或磷(P)离子中的哪一个，由于其价电子都为5价，而Si的价电子为4价，所以在进行与Si原子的共价结合部位时会剩余一个电子。因此，如果注入和扩散砷(As)或磷(P)离子，那么就变成N型。此外，由于砷(As)或磷(P)离子等相对于Si的杂质浓度高，所以即使在第一栅电极9和第二栅电极11上施加电压，上述N型非有源部分也常常成为OFF部分。按其意义，附以非有源部分的名称。
此外，在电极引出布线部分5c中要注入和扩散砷(As)或磷(P)离子的原因是电极引出布线部分5c中的电流必须容易流动，必须提高电子浓度。
接着，如图1(a)、(c)所示，在存储器单元内的P沟道晶体管B的电极引出布线部分7c和用以写入ROM信息的N沟道晶体管A的P型非有源部分的P沟道晶体管B的P型源区7b中注入和扩散氟化硼(BF)或硼(B)离子，形成P型高浓度区。就是说，由于硼的价电子为3价，而Si的价电子为4价，所以在进行与Si原子共价结合部位时缺少一个电子。因此，如果注入和扩散氟化硼(BF)或硼(B)离子，那么变成P型。再有，在本实施例中，在图1(a)、(c)所示的P型漏区7a中，不进行氟化硼(BF)或硼(B)离子的注入。
但是，由于该区域即P型漏区7a的区域就是原来的P型硅(Si)层4，所以继续维持P型。再有，在该区域也成为P型非有源部分时，可以进行硼(B)离子等的高浓度注入。
此外，在电极引出布线部分7c上要注入和扩散氟化硼(BF)或硼(B)离子的原因应使是在电极引出布线部分7c中的电流容易流动，所以必须提高空穴浓度。
接着，如图4(a)、(b)所示，在P型硅(Si)层4的上侧形成第一栅氧化膜8，而且在其上形成例如由多晶硅、硅化钛(TiSi)或硅化钨(WSi)等构成的第一栅电极9，并在其上形成汽相生长氧化膜14。
然后，光刻腐蚀上述第一栅氧化膜8、第一栅电极9和汽相生长氧化膜14中的预定区域后，如图5(a)、(b)所示，在表面上生长作为栅极绝缘膜和绝缘膜的第二栅氧化膜10。
接着，如图6(a)、(b)所示，在其上顺序地生长多晶硅、硅化钨或硅化钛，并进行光刻腐蚀，形成第二栅电极11。
而且，以上述第二栅电极11作掩模，在用作周边电路源区和漏区的周边N沟道晶体管A的N型源区5b和N型漏区5a中注入砷(As)离子，而在周边P沟道晶体管B的P型源区7b和P型漏区7a中注入氟化硼(BF)或硼(B)离子，按照需要进行水杨内脂(サリサイド)化合物处理，形成各自的高浓度区域12和13。
再有，在上述制造中，第一栅电极9的材料不限于掺杂多晶硅单层、高熔点金属、硅化物或水杨内脂化合物等。
此外，为了与ROM信息得到后的短存储期对应，存储器单元的源和漏、ROM信息写入的晶体管的非有源化以及存储器单元内的电极引出布线部分5c、7c的高浓度离子注入，在第一栅电极9和第二栅电极11形成后通过高电压的离子注入穿过第一栅电极9，也可以在ROM信息输入时同时注入。
然后，在上述形成品上形成图中未示出的NSG、BPSG等层间绝缘膜，在图1(a)所示的位线f1～f4…和电极引出布线部分5c…和7c…的交叉部分上打开电极引出孔5d…和7d…后，在各位线f1～f4…中完成实施各一层的金属布线工艺。
其中，将各位线f1～f4…在一个方向侧(图1(a)中纸面的上侧方向)每一层并列地配置，但并不限于此。
就是说，如上所述，如果将字线A1…与位线f1…在同一方向上并列布线，那么在位线f1～f4…fn(n为整数)多的情况下，相对于末端的位线fn来说，电极引出布线部分5c、7c的距离变长，取出布线的电阻变大。就是说，由于电极引出布线部分5c、7c由半导体形成，所以与金属等导体相比电阻大。而且，这种取出布线电阻变大会成为影响传送速度的问题。
因此，为了减小该电极引出布线5c、7c的布线电阻，可以将电极引出布线部分5c、7c…在两方向(图1(a)中纸面的上侧方向和下侧方向的两方向)上延伸。因此，即使对于末端的位线fn来说，与在一个方向延伸的情况相比，可以使电极引出布线部分5c、7c的距离减小一半。
此外，相反地，将第一栅电极9和第二栅电极11配置在P型SOI衬底20上两端侧(图1(a)中纸面的上侧方向和下侧方向的两端)，并且将电极引出布线部分5c、7c…延伸至P型SOI衬底20上的中间部分，也可以与位线f1～f4…fn短路。因此，可以使电极引出布线部分5c、7c的距离减小一半。
此外，作为其它方法，如上所述，将各位线f1～f4各一层并列配置，但并不限于此，也可以通过绝缘层配置成双层等多层。因此，还可以使电极引出布线部分5c、7c的距离减少一半。再有，在形成双层的情况下，可以使两者完全不重叠，也可以仅一部分重叠。
按照本实施例的半导体器件，如图1(a)、(b)、(c)所示，在设计规则F(F＝0.25μm)的情况下，平均每一位的节距在长X、宽Y上都为F，面积为F2，达到以往存储器单元的1/4，可小型化、高集成化。
下面，在表1中表示本实施例的半导体器件中的数据读出时的偏置条件的一例。再有，该偏置条件与上述写入时的N沟道晶体管A的N型源区5b和N型漏区5a以及P沟道晶体管B的P型源区7b和P型漏区7a的电压施加方法，以及第一栅电极9和第二栅电极11的电压施加方法相同，其中，用具体的数值说明。
再有，在以下例示中，N型源区5b和N型漏区5a也不必固定。就是说，由于两者在结构上对称，所以替换两者，可以制成N型源区5a和N型漏区5b。因此，在以下例示中，将图1(c)的5a和5b的区域分别作为N型源区5a和N型漏区5b来说明。但是，对于P型源区7b和P型漏区7a来说，作为表示上述那样区域的情况来说明。
首先，通过设定存储器单元的沟道部分的杂质浓度，使N沟道晶体管A的阈值电压为0.5V，通过ROM信息写入的离子注入产生的P型非有源部分7a在阈值1V以上，P沟道晶体管B的阈值为-0.5V，通过ROM写入的离子注入产生的作为N型非有源部分的N型源区5b在阈值-1V以下。
所有的阈值表示沟道部分的电压在相对于源、漏施加反向偏置状态下的值。
此外，在表1中，A1、A2、A3、A4表示NOR型存储器单元的字线A1～A4，而f1、f2、f3、f4则表示位线f1～f4。
表1数据读出时的偏置条件(单位V)
首先，如条件1、2、4、5所示，作为N沟道晶体管A的ROM的读出例，将位线f1固定在地电压0V，字线A2达到1V。因此，由于施加比N沟道晶体管A的阈值电压0.5V大的正电压，所以N沟道晶体管A导通，电子从所述N型源区5a向N型漏区5b的移动，位线f3变为与位线f1相同的0V。此时，位线f2、f4为了防止泄漏电流达到-1～0V，使PN接合部位处于反向偏置状态，进行元件隔离。就是说，在表1中，位线f2、f4都达到-1V。这种情况下，N沟道晶体管A的N型漏区5b为初期值1V或通电时0V的其中一个，而相邻区域的P型源区7b和P型漏区7a为-1V。因此，相对于N型漏区5b，由于P型源区7b和P型漏区7a经常处于反向偏置状态，所以在N沟道晶体管A的沟道区以外电子不移动。即电子不从1V或0V的N型漏区5b向-1V的P型源区7b和P型漏区7a流动。此外，由于用N型高浓度扩散组成的位线f3的一部分形成相邻P沟道晶体管B的沟道区，所以没有高浓度扩散的场所。但是，非选择字线A1变为1V，起到在位线内构成的晶体管的栅极作用，变成导通状态。
接着，在上述条件1、2、4、5下，如果字线A2达到0V或-1V，那么由于施加比阈值电压0.5V小的电压，所以如条件3所示，位线f1维持初期值1V，N沟道晶体管A变为截止状态。
再有，在同一位线f3内的其它N沟道晶体管A的沟道部分中进行P型高浓度离子注入的情况下，无论字线A1以外的字线A2、A3、A4的状态如何，所有的N沟道晶体管A都变为截止状态，位线f3维持初期值1V。
另一方面，作为P沟道晶体管B的ROM的读出例，如条件6、8、9、10所示，将位线f4固定在地电压0V，字线A1达到-1V。因此，由于施加比P沟道晶体管B的阈值电压-0.5V大的负电压，所以P沟道晶体管B导通，从P型源区7b向P型漏区7a流动空穴，位线f2变为与位线f4相同的0V。此时，位线f1、f3为了防止泄漏电流而达到1～0V，PN接合部位处于反向偏置，元件隔离。就是说，在表1中，位线f1、f3都达到1V。这种情况下，P沟道晶体管B的P型漏区7a为初期值-1V或通电时的0V的其中一个，而作为相邻区的N型源区5a和N型漏区5b则为1V。因此，相对于P型漏区7a，由于N型源区5a和N型漏区5b经常处于反向偏置状态，所以在P沟道晶体管B的沟道区以外空穴不移动，不产生泄漏电流。即空穴不从-1V或0V的P型漏区7a向1V的N型源区5a或N型漏区5b流动。
接着，在上述条件6、8、9、10下，如果字线A1达到0V或1V，那么如条件7所示，由于施加比阈值电压-0.5V小的负电压，所以位线f2维持初期值-1V，P沟道晶体管B变为截止状态。
再有，在同一位线f2内的其它P沟道晶体管B的沟道部分中进行N型高浓度离子注入的情况下，不管字线A1以外的字线A2、A3、A4的状态如何，所有晶体管都变为截止状态，位线f2维持初期值-1V。
再有，尽管上述说明示出了存储器单元1的工作例，但工作电压、阈值电压等不限于本实施例，在不脱离其宗旨的范围中可进行各种变更。
这样，在本实施例的半导体器件中，利用N型源区5b和N型漏区5a和存在于这些N型源区5b和N型漏区5a之间的沟道部分中的P型硅(Si)层4的P型半导体区域，构成N沟道晶体管A。
此外，利用该N沟道晶体管A的沟道部分作为P型漏区7a，利用该P型漏区7a和P型源区7b，以及存在于这些P型源区7b和P型漏区7a之间的沟道部分中的N型漏区5a，构成P沟道晶体管B。
就是说，在本实施例中，形成交错嵌入不同导电型的晶体管的存储器单元。因此，共用N沟道晶体管A的沟道部分的P型硅(Si)层4的P型半导体区域和P沟道晶体管B沟道部分的P型漏区7a。
而且，使在这样的N沟道晶体管A和P沟道晶体管B的各N型源区5b和N型漏区5a，以及各P型源区7b和P型漏区7a交错，形成多个第一栅电极9和第二栅电极11，构成存储器单元阵列。
此外，在N沟道晶体管A和P沟道晶体管B的各沟道部分中，注入例如与应该进行‘0’的预定数据写入的各沟道部分相同导电型的杂质离子，使该沟道部分达到高浓度。由此，可以有选择地提高N沟道晶体管A或P沟道晶体管B的阈值。因此，在第一栅电极9或第二栅电极11上施加预定电压时，对于注入杂质离子使沟道部分达到高浓度的区域来说，由于电流不流动，所以进行例如‘0’的信息写入，而对于未注入杂质离子的沟道部分来说，在第一栅电极9或第二栅电极11上施加预定电压时，电流流动，可以进行例如‘1’的信息写入。
而且，在本实施例中，通过使相邻的N型源区5b和P型漏区7a的接合部位经常保持反向偏置，隔离N型源区5b和P型漏区7a。
具体地说，在选择以N型源区5b和N型漏区5a作为结构要素的N沟道晶体管A时的工作中，使相邻的有不同导电型的P沟道晶体管B的P型源区7b和P型漏区7a的结合部位处于反向偏置状态，而在选择P沟道晶体管B时的工作中，使上述N沟道晶体管A处于反向偏置状态。
因此，可以防止泄漏电流的发生，可以确实隔离N型源区5b和P型漏区7a。
这样，在本实施例中，形成不同导电型的N沟道晶体管A和P沟道晶体管B交错嵌入的存储器单元，通过共用N沟道晶体管A的沟道部分的P型硅(Si)层4的P型半导体区域和P沟道晶体管B沟道部分的P型漏区7a，进行高集成化。
其结果，可以使P沟道晶体管B和N沟道晶体管A的各元件之间的隔离区最小，可以提供实现小型化和高集成化的半导体器件。
此外，在本实施例的半导体器件中，栅电极由多个第一栅电极9…和与这些多个各第一栅电极9…邻接地设置并且通过各第一栅电极9…和第二栅氧化膜10沉积的多个第二栅电极11…构成。再有，第一栅电极9和第二栅电极11通过第二栅氧化膜10以部分重叠的状态进行沉积也可以。
此外，在第一栅电极9和第二栅电极11中，选择栅电极改变栅极电位，使各沟道部分处于导通状态，而非选择栅极也改变栅极电位，起到达到非导通状态的作用。
就是说，例如，通过降低非选择栅极的栅极电位，达到非导通状态，在非选择栅极的相邻栅电极变为选择状态时，非导通状态的非选择栅电极起到非有源区的作用，可以防止元件间的泄漏。
因此，即使插入在上述第一栅电极9和第二栅电极11之间的第二栅氧化膜10不厚，或第一栅电极9和第二栅电极11的间隔不充分，也可以进行元件隔离。
其结果，可以使N沟道晶体管A和P沟道晶体管B的各元件间的隔离区最小，可以提供实现小型化和高集成化的半导体器件。
此外，在本实施例的半导体器件中，在由形成在P型SOI衬底20中的Si氧化膜层2和其上部的绝缘隔离氧化膜3…围成的硅层内，形成上述存储器单元阵列。
因此，可确实进行相邻元件间的隔离，确实防止相邻元件间的电流泄漏，同时可确实进行N沟道晶体管A和P沟道晶体管B与它们的下侧部分的隔离，确实防止从N沟道晶体管A和P沟道晶体管B的下侧泄漏电流。
此外，在本实施例的半导体器件中，由金属布线构成的第一栅电极9和第二栅电极11通过第二栅氧化膜10被配置成双层。
再有，该双层不必完全重叠，可制成包括仅一部分重叠的层。
因此，在第一栅电极9和第二栅电极11布线时，即使相邻的第一栅电极9和第二栅电极11的间隔小，也可以进行使第一栅电极9和第二栅电极11相互不短路的布线。
因此，可以实现半导体器件的小型化和高集成化。
再有，同样地，通过绝缘膜可以将位线f1～f4…配置成双层。在这种情况下，同样地，即使相邻的位线f1～f4…的间隔小时，也可以进行使位线f1～f4…不相互短路的布线。
但是，由于电极引出布线部分5c、7c由半导体形成，所以如果距离长，那么布线电阻会变大。因此，在电极引出布线部分5c、7c多的情况下，在仅向一个方向延伸的布线中，与最端部的位线fn连接的电极引出布线部分5c、7c的电阻变大，传送速度变小。
但是，在本实施例中，将电极引出布线部分5c、7c延伸至P型SOI衬底20的两端侧，与位线f1～f4短路，或将第一栅电极9和第二栅电极11配置在P型SOI衬底20的两端侧，并且电极引出布线部分5c、7c被延伸至P型SOI衬底20的中间部分，与位线f1～f4短路。因此，可以使电极引出布线部分5c、7c的延伸距离减少一半。
其结果，可以减小电极引出布线部分5c、7c的布线电阻，可以使存储器单元阵列高速化。
此外，如上所述，在本实施例的半导体器件中，由金属布线构成的位线f1～f4通过图中未示出的绝缘膜例如被制成双层，可以成为与各电极引出布线部分5c、7c短路的位线。该双层不必完全重叠，可制成包括一部分重叠部分的层。
其结果，与上述同样，可以使各电极引出布线部分5c、7c的延伸距离减少约一半。
因此，可以减小电极引出布线部分5c、7c的布线电阻，可以使存储器单元阵列高速化。
再有，本发明并不限于此，不使用仅一层的第一栅电极9和第二栅电极11，以及P型SOI衬底20，进行以往的PN接合部位阱隔离等也可以，不言而喻，可以进行不脱离本发明技术范围的各种变形。
如上所述，本发明的半导体器件，在构成由多个存储器单元晶体管组成的存储器单元阵列的半导体器件中，最好这样构成本发明的半导体器件，即通过用与第一导电型半导体衬底大致平行地形成的多个构成第二导电型源区和第二导电型漏区的第二导电型杂质区，以及存在于上述第一导电型半导体衬底的第二导电型源区和第二导电型漏区之间的沟道部分中的第一导电型杂质区来构成第一晶体管，和用在上述第一导电型半导体衬底的各第二导电型杂质区两旁平行存在的第一导电型杂质区作为多个第一导电型源区和第一导电型漏区，以及存在于这些第一导电型源区和第一导电型漏区之间的沟道部分中的第二导电型杂质区构成第二晶体管，形成交错嵌入不同导电型晶体管的存储器单元，同时在形成于上述第一导电型半导体衬底上侧的栅氧化膜的上侧，利用上述第一导电型杂质区和第二导电型杂质区交叉形成的多个栅电极和上述存储器单元，构成存储器单元阵列，另一方面，在上述栅电极下方的第一导电型半导体衬底的各沟道部分中，注入例如与应该进行‘0’的预定数据写入的各沟道部分相同导电型的杂质离子，使该沟道部分达到高浓度，例如在进行包括‘0’和‘1’的信息写入，另一方面，在选择以上述第二导电型杂质区作为第二导电型源区和第二导电型漏区的第一晶体管时的操作中，使相邻的有不同导电型的第二晶体管的第一导电型源区和第一导电型漏区的结合部位处于反向偏置状态，而在选择第二晶体管时的操作中，使上述第一晶体管处于反向偏置状态。
按照上述发明，利用第二导电型源区和第二导电型漏区，以及存在于这些第二导电型源区和第二导电型漏区之间的沟道部分中的第一导电型杂质区，构成第一晶体管。
此外，利用该第一晶体管的沟道部分作为第一导电型源区或第一导电型漏区，以及存在于这些第一导电型源区和第一导电型漏区之间的沟道部分中的第二导电型杂质区，构成第二晶体管。
就是说，在本发明中，形成交错嵌入不同导电型晶体管的存储器单元。因此，共用第一晶体管沟道部分的第一导电型杂质区和第二晶体管沟道部分的第一导电型源区或第一导电型漏区。
而且，利用该第一晶体管和第二晶体管的各第一导电型杂质区和各第二导电型杂质区交错形成的多个栅电极来构成存储器单元阵列。
此外，在第一晶体管和第二晶体管的各沟道部分中，注入与例如应该进行‘0’的预定数据写入的各沟道部分相同的导电型的杂质离子，使该沟道部分达到高浓度。因此，可以有选择地提高第一晶体管或第二晶体管的阈值。因此，在栅电极上施加预定电压时，对于注入杂质离子使沟道部分达到高浓度的区域来说，由于电流不流动，所以进行例如‘0’的信息写入，而在未注入杂质离子的沟道部分中，在栅极上施加预定电压时，电流流动，可以进行例如‘1’的信息写入。
而且，在本发明中，通过将相邻的各第一导电型杂质区和各第二导电型杂质区的接合部位经常保持反向偏置，使各第一导电型杂质区和各第二导电型杂质区隔离。
具体地说，在选择以第二导电型杂质区作为第二导电型源区和第二导电型漏区的第一晶体管时的操作中，使相邻的有不同导电型的第二晶体管的第一导电型源区和第一导电型漏区的结合部位处于反向偏置状态，而在选择第二晶体管时的操作中，上述第一晶体管则处于反向偏置状态。
因此，可以防止泄漏电流的发生，可以确实隔离各第一导电型杂质区和第二导电型杂质区。
这样，在本发明中，形成交错嵌入不同导电型晶体管的存储器单元，通过共用第一晶体管沟道部分的第一导电型杂质区和第二晶体管沟道部分的第一导电型源区或第一导电型漏区实现高集成化。
其结果，可以使晶体管的各元件间的隔离区最小，可以提供实现小型化和高集成化的半导体器件。
本发明的半导体器件也可以这样构成，即多个形成在所述栅绝缘膜上侧的栅电极由多个第一栅电极，和相邻地设置在所述各第一栅电极之间并且通过各第一栅电极和绝缘膜沉积的多个第二栅极组成，在所述第一栅电极和第二栅电极中，选择栅电极改变栅极电位，使各沟道部分处于导通状态，另一方面，非选择栅电极也改变栅极电位，起作为非导通状态的作用。
按照上述发明，栅电极由多个第一栅电极，和相邻地设置在该多个的各第一栅电极之间并且通过各第一栅电极和绝缘膜沉积的多个第二栅极构成。再有，第一栅电极和第二栅电极也可以通过绝缘膜以一部分重叠的状态进行沉积。
此外，在第一栅电极和第二栅电极中，选择栅电极改变栅极电位，使各沟道部分处于导通状态，另一方面，非选择栅电极也改变栅极电位，起作为非导通状态的作用。
就是说，例如，通过使非选择栅电极的栅极电位下降变成非导通状态，在非选择栅电极的邻接栅电极变为选择状态时，非导通状态的非选择栅电极起作为非有源区的作用，可以防止元件间的泄漏。
因此，即使在上述第一栅电极和第二栅电极之间插入的绝缘膜较厚，或第一栅电极与第二栅电极的间隔不充分，都可以进行元件隔离。
其结果，可以使晶体管的各元件间的隔离区域最小，可以实现获得小型化和高集成化的半导体器件。
本发明的半导体器件在结构上也可以在利用形成于第一导电型半导体衬底中的掩埋氧化膜和在其上部的隔离绝缘膜围成的硅层内，形成上述存储器单元阵列。
按照上述发明，在利用掩埋形成于第一导电型半导体衬底中的氧化膜和在其上部的隔离绝缘膜围成的硅层内，形成上述存储器单元阵列。
因此，可确实使相邻元件间隔离，确实防止相邻元件间的电流泄漏，同时确实使第一晶体管和第二晶体管与这些下侧部分隔离，确实可防止从第一晶体管和第二晶体管的下侧泄漏电流。
本发明的半导体器件在结构上也可以使位扩散线延伸至第一导电型半导体衬底的两端侧，并与金属布线短路，或将第一栅电极和第二栅电极配置在第一导电型半导体衬底的两端侧，并且将位扩散线延伸至第一导电型半导体衬底的中间部分，与金属布线短路。
就是说，由于将位扩散线形成在半导体中，所以距离变长，布线电阻变大。因此，在位扩散线多的情况下，仅在一个方向延伸的情况下，与最端部的位线连接的位扩散线的电阻变大，传送速度变小。
但是，在本发明中，将位扩散线延伸至第一导电型半导体衬底的两端侧，并与金属布线短路，或将第一栅电极和第二栅电极配置在第一导电型半导体衬底的两端侧，并且将位扩散线延伸至第一导电型半导体衬底的中间部分，与金属布线短路。因此，可以使位扩散线的延伸距离减少一半。
其结果，可以减小位扩散线的布线电阻，使存储器单元阵列高速化。
本发明的半导体器件在结构上也可以将由金属布线组成的栅电极或位线通过绝缘膜分别配置成双层。
按照上述发明，将由金属布线组成的栅电极或位线通过绝缘膜分别配置成双层。再有，该双层不必完全重叠，可制成仅一部分重叠的双层。
因此，在栅电极或位线的布线时，即使相邻的栅电极或位线的间隔小时，也可以进行使栅电极之间或位线之间相互不短路的布线。
因此，可以实现半导体器件的小型化和高集成化。
此外，在通过绝缘膜将各位线设置成双层时，可以减小位扩散线的延伸距离。因此，与上述半导体器件的作用相同，可以将位扩散线的延伸距离减小一半。
其结果，可以减小位扩散线的布线电阻，可以使存储器单元阵列高速化。
未在发明的详细说明中的具体实施例或实例显然也属于本发明的技术内容，并不限于仅在具体例中狭义解释的内容，在本发明的精神和所附权利要求范围内，可以实施各种变更。
权利要求
1.一种半导体器件，包括使多个第一导电型半导体区域(7a、7b)和多个第二导电型半导体区域(5a、5b)相互相邻且交错形成的第一导电型半导体衬底(1)，以所述第二导电型半导体区域(5a、5b)作为源区和漏区，以其间的第一导电型半导体区域(7a)作为沟道部分的第一晶体管(A)，和以所述第一导电型半导体区域(7a、7b)作为源区和漏区，以其间的第二导电型半导体区域(5b)作为沟道部分，与所述第一晶体管(A)邻接形成以便该源区或漏区可兼做所述第一晶体管(A)的所述沟道部分的第二晶体管(B)，在所述第一和第二晶体管(A、B)中，在一个晶体管工作期间，在另一个晶体管中，反向偏置第一和第二导电型半导体区域(5a、5b、7a、7b)的接合部位。
2.如权利要求1所述的半导体器件，其特征在于，所述第一晶体管(A)有多个第一栅电极(9)，所述第二晶体管(B)有多个第二栅电极(11)，各第一栅电极(9)和各第二栅电极(11)通过绝缘膜(10)至少部分地重叠沉积。
3.如权利要求1所述的半导体器件，其特征在于，在所述一个晶体管工作期间，所述另一个晶体管保持非导通状态。
4.如权利要求1所述的半导体器件，其特征在于，还包括形成在所述第一和第二晶体管(A、B)与所述第一导电型半导体衬底(1)之间的氧化硅层(2)，形成在所述氧化硅层(2)上的第一导电型硅层(4)，和形成在所述第一导电型硅层(4)内，使第一和第二晶体管(A、B)与周边晶体管绝缘的绝缘隔离氧化膜(3)。
5.如权利要求2所述的半导体器件，其特征在于，还包括与所述第一和第二晶体管(A、B)的源区和漏区连接的多个位线(f1-f4)，和连接所述位线(f1-f4)与所述第一和第二栅电极(9、11)的位扩散线(5c、7c)，所述位扩散线(5c、7c)向所述第一导电型半导体衬底(1)的两端延伸。
6.如权利要求2所述的半导体器件，其特征在于，还包括与所述第一和第二晶体管(A、B)的源区和漏区连接的多个位线(f1-f4)，和连接所述位线(f1-f4)与所述第一和第二栅电极(9、11)的位扩散线(5c、7c)，所述第一和第二栅电极(9、11)配置在所述第一导电型半导体衬底(1)的两端侧，所述位扩散线(5c、7c)从所述两端侧向中间部分延伸，与所述位线(f1-f4)连接。
7.如权利要求1所述的半导体器件，其特征在于，还包括与所述第一和第二晶体管(A、B)的源区和漏区连接的多个位线(f1-f4)，所述多个位线(f1-f4)由金属构成，通过绝缘膜相互沉积。
8.一种半导体器件，构成由多个存储器单元晶体管组成的存储器单元阵列，其特征在于利用在第一导电型半导体衬底(1)中大致平行地形成的多个构成第二导电型源区(5b)和第二导电型漏区(5a)的第二导电型杂质区，和存在于所述第一导电型半导体衬底(1)的第二导电型源区(5b)和第二导电型漏区(5a)之间的沟道部分中的第一导电型杂质区(4)，构成第一晶体管(A)，利用与所述第一导电型半导体衬底(1)的各第二导电型杂质区两旁平行存在的第一导电型杂质区(4)作为多个第一导电型源区(7b)和第一导电型漏区(7a)，和存在于第一导电型源区(7b)和第一导电型漏区(7a)之间的沟道部分中的第二导电型杂质区，构成第二晶体管(B)，由此形成交错嵌入不同导电型晶体管的存储器单元，同时，在形成于所述第一导电型半导体衬底(1)上侧的栅氧化膜(8)的上侧，利用交错形成所述第一导电型杂质区(4)与第二导电型杂质区的多个栅电极(9、11)和所述存储器单元，构成存储器单元阵列，另一方面，在所述栅电极(9、11)下方的第一导电型半导体衬底(1)中的各沟道部分注入与应该进行预定数据写入的各沟道部分相同导电型的杂质离子，使该沟道部分达到高浓度，进行信息的写入，在选择以所述第二导电型杂质区作为第二导电型源区(5b)和第二导电型漏区(5a)的第一晶体管(A)时的操作中，使相邻的有不同导电型的第二晶体管(B)的第一导电型源区(7b)和第一导电型漏区(7a)的结合部位处于反向偏置状态，而在选择第二晶体管(B)时的操作中，使所述第一晶体管(A)处于反向偏置状态。
9.如权利要求8所述的半导体器件，其特征在于，多个形成在所述栅绝缘膜(8)上侧的栅电极(9、11)由多个栅电极(9)和相邻地设置在该多个第一栅电极(9)之间并且通过各第一栅电极(9)和绝缘膜沉积的多个第二栅电极(11)组成，在所述第一栅电极(9)和第二栅电极(11)中，选择栅电极改变栅极电位使各沟道部分处于导通状态，而非选择栅电极也改变栅极电位使各沟道部分处于非导通状态，起到使没有高浓度扩散的位线部分起作为导通状态的作用。
10.如权利要求8所述的半导体器件，其特征在于，在利用形成在第一导电型半导体衬底(1)中的掩埋氧化膜(2)和在其上部的隔离绝缘膜(3)围成的硅层(4)内，形成所述存储器单元阵列。
11.如权利要求9所述的半导体器件，其特征在于，位扩散线(5c、7c)延伸至第一导电型半导体衬底(1)的两端侧，与金属布线(f1-f4)短路，或将第一栅电极(9)和第二栅电极(11)配置在第一导电型半导体衬底(1)的两端侧，而且位扩散线(5c、7c)向第一导电型半导体衬底(1)的中间部分延伸，与金属布线(f1-f4)短路。
12.如权利要求8所述的半导体器件，其特征在于，由金属布线构成的栅电极(9、11)或位线(f1-f4)通过绝缘膜分别配置成双层。
13.一种半导体器件，设有多个存储器单元，其中这样设置所述存储器单元，以便第一MOS晶体管(A)和与该第一MOS晶体管(A)不同导电型的第二MOS晶体管(B)相邻设置，共用所述第一MOS晶体管(A)的沟道部分中的第一导电型杂质区(4)与所述第二MOS晶体管(B)中的第一导电型源区(7b)或第一导电型漏区(7a)，同时反向偏置这种共用区的接合部位。
14.一种半导体器件，构成由多个存储器单元晶体管组成的存储器单元阵列，这样设置所述各存储器单元晶体管，以便N沟道MOS晶体管(A)与P沟道MOS晶体管(B)相邻设置，共用所述N沟道MOS晶体管(A)的沟道部分与所述P沟道MOS晶体管(B)的漏区，同时，共用所述N沟道MOS晶体管(A)的源极与所述P沟道MOS晶体管(B)的沟道部分，反向偏置共用的所述区域的接合部位。
全文摘要
形成交错嵌入不同导电型的N沟道晶体管A与P沟道晶体管B的存储器单元。通过共用N沟道晶体管A的沟道部分与P沟道晶体管B的P型漏区7a,同时共用P沟道晶体管B的沟道部分与N沟道晶体管A的N型源区5b,进行高集成化。使相邻的P型漏区7a和N型源区5b的接合部位经常保持反向偏置,隔离P型漏区7a和N型源区5b。由此,可使晶体管的各元件间的隔离区最小,可提供实现小型化和高集成化的半导体器件。
文档编号H01L21/70GK1253380SQ9912500
公开日2000年5月17日 申请日期1999年10月30日 优先权日1998年10月30日
发明者芦田勉 申请人:夏普公司