一种集成电路及其制造方法
【技术领域】
[0001]本发明涉及半导体技术领域，具体而言涉及一种集成电路及其制造方法。
【背景技术】
[0002]在半导体技术领域中，射频前端模块(Rad1 Frequency Frond-End Module,简称RF FEM)是无线通信设备(例如手机、平板电脑等)中的关键组件。在现有技术中，射频前端模块(RF FEM)通常由多个不同的芯片通过系统级封装(SiP)实现。一般而言，射频前端模块(RF FEM)通常包括功率放大器内核(Power amplifier core)、功率放大器控制器(PA controller)、调谐器(Tuners)、射频开关(RF switch)、滤波器(FiIters)、双工机(Duplexer)等不同芯片以及包括包络检测(envelope tracking)芯片在内的其他芯片。其中，功率放大器内核通常采用砷化镓(GaAs)芯片或高电压(HV)及功率(POWER)互补型金属氧化物半导体(CMOS)芯片；功率放大器控制器通常采用CMOS芯片，调谐器通常采用射频CMOS芯片，射频开关通常采用绝缘体上硅金属氧化物半导体场效应晶体管(SOI M0S)，滤波器通常采用射频集成无源器件(RF IB))，双工机通常采用微机电系统(MEMS)，而其他芯片(如包络检测芯片)通常采用CMOS芯片。
[0003]然而，在现有技术中，射频前端模块(RF FEM)由于由多个不同的芯片经过系统级封装(SiP)得到,系统级封装上各芯片间的互连,往往采用引线接合法(Wire bonding)来实现。因此，现有的射频前端模块(RF FEM)具有模块尺寸大、信噪比(SNR)低、功耗大等缺点。此外，制造射频前端模块的方法(即，系统级封装方法)往往具有工艺复杂度高、成本高等缺点。
[0004]此外，在整个射频前端模块中，对射频开关的要求最特别，尤其是对开关晶体管的导通和关断与工作偶合电容有很高的要求，导通电阻和偶合电容的乘积越大，开关晶体管的性能越差。
[0005]因此，为了解决上述问题，本发明提出一种新的集成电路及其制造方法。
【发明内容】
[0006]针对现有技术的不足，本发明提供一种集成电路及其制造方法，通过单一芯片实现现有技术中的射频前端模块(RF FEM)的部分或全部功能。
[0007]本发明实施例一提供一种集成电路，包括:第一半导体衬底、位于所述第一半导体衬底的第一区域且位于所述第一半导体衬底的第一表面的第一组晶体管、嵌入所述第一半导体衬底的第二区域的第二半导体衬底、位于所述第二半导体衬底的第一表面的第二组晶体管、以及位于所述第一半导体衬底的第二表面上的第一体介电层；其中，所述第一半导体衬底的第一表面与第二表面为相对的两个表面，所述第二半导体衬底的第一表面与所述第一半导体衬底的第一表面重合，并且，所述第二半导体衬底的电导率高于所述第一半导体衬底。
[0008]可选地，位于所述第一区域的所述第一组晶体管中的各个晶体管之间由位于所述第一半导体衬底内的第一组浅沟槽隔离所隔离，底部由所述第一体介电层位于所述第一区域的部分所隔离；位于所述第二区域的所述第二组晶体管中的各个晶体管之间由第二组浅沟槽隔离所隔离，底部由所述第一体介电层位于所述第二区域的部分所隔离，其中，所述第二组浅沟槽隔离位于所述第一半导体衬底内或所述第二半导体衬底内。
[0009]可选地，所述第一半导体衬底的材料为硅晶体，所述第二半导体衬底的材料为硅合金半导体。
[0010]进一步可选地，所述硅合金半导体为锗硅半导体或碳硅半导体。
[0011]可选地，所述第二半导体衬底(200)的材料为三五族半导体或二六族半导体。
[0012]可选地，所述集成电路还包括位于所述第一半导体衬底(100)的第三区域且位于所述第一半导体衬底的表面的第三组晶体管，其中，所述第三组晶体管中的各个晶体管之间由位于所述第一半导体衬底内的第一组深沟槽隔离所隔离，底部由所述第一体介电层位于所述第三区域的部分所隔离。
[0013]可选地，所述第一组浅沟槽隔离靠近所述第一半导体衬底的所述第二表面的一侧距所述第一半导体衬底的所述第一表面的距离为第一距离；所述第二组浅沟槽隔离靠近所述第一半导体衬底的所述第二表面的一侧距所述第一半导体衬底的所述第一表面的距离为所述第一距离；所述第一组深沟槽隔离靠近所述第一半导体衬底的所述第二表面的一侧距所述第一半导体衬底的所述第一表面的距离为第二距离；其中，所述第二距离大于所述第一距离。
[0014]进一步可选地，所述第一距离为0.01-0.5微米，所述第二距离为0.5-10微米。
[0015]可选地，所述第一体介电层位于所述第一区域的部分的靠近所述第一半导体衬底的所述第一表面的一侧距所述第一半导体衬底的所述第一表面的距离为第三距离；所述第一体介电层在其位于所述第二区域的部分具有朝向所述第一半导体衬底的所述第一表面的第一凸起，并且所述第一凸起的靠近所述第一半导体衬底的所述第一表面的一侧距所述第一半导体衬底的所述第一表面的距离为第四距离；所述第一体介电层位于所述第三区域的部分的靠近所述第一半导体衬底的所述第一表面的一侧距所述第一半导体衬底的所述第一表面的距离为所述第三距离；其中，所述第三距离大于所述第四距离，并且，所述第三距离大于或等于所述第二距离，所述第四距离大于或等于所述第一距离。
[0016]可选地，所述第一组晶体管为低压MOS晶体管，所述第三组晶体管为高压MOS晶体管。
[0017]可选地，所述第三组晶体管为横向扩散MOS晶体管。
[0018]可选地，所述第一组晶体管为用于实现功率放大器控制器功能的晶体管组，所述第三组晶体管为用于实现功率放大器内核功能的晶体管组。
[0019]其中，所述第二组晶体管为用于实现射频开关功能的晶体管组。
[0020]其中，所述第二组晶体管为全耗尽型MOS晶体管。
[0021]本发明实施例二提供一种集成电路的制造方法，所述方法包括:
[0022]步骤SlOl:提供第一半导体衬底，在所述第一半导体衬底的第二区域形成嵌入所述第一半导体衬底的第二半导体衬底，其中，所述第二半导体衬底的第一表面与所述第一半导体衬底的第一表面重合，并且，所述第二半导体衬底的电导率高于所述第一半导体衬底；
[0023]步骤S102:在所述第一半导体衬底的第一区域和第二区域分别形成第一组浅沟槽隔离和第二组浅沟槽隔离，在所述第一半导体衬底的第三区域形成第一组深沟槽隔离；
[0024]步骤S103:在所述第一半导体衬底的第一区域、第二区域和第三区域分别形成第一组晶体管、第二组晶体管和第三组晶体管，其中，所述第一组晶体管和第三组晶体管均位于所述第一半导体衬底的所述第一表面一侧，所述第二组晶体管位于所述第二半导体衬底的所述第一表面一侧；
[0025]步骤S104:从所述第一半导体衬底的与所述第一表面相对的第二表面对所述第一半导体衬底进行刻蚀，以在所述第二区域形成露出所述第二半导体衬底的第一沟槽；
[0026]步骤S105:在所述第一沟槽中填充介电材料并进行平坦化处理，以形成包括位于所述第一区域、第二区域和第三区域的部分的第一体介电层。
[0027]可选地，所述第一组浅沟槽隔离靠近所述第一半导体衬底的所述第二表面的一侧距所述第一半导体衬底的所述第一表面的距离为第一距离；所述第二组浅沟槽隔离靠近所述第一半导体衬底的所述第二表面的一侧距所述第一半导体衬底的所述第一表面的距离为所述第一距离；所述第一组深沟槽隔离靠近所述第一半导体衬底的所述第二表面的一侧距所述第一半导体衬底的所述第一表面的距离为第二距离；所述第一体介电层位于所述第一区域的部分的靠近所述第一半导体衬底的所述第一表面的一侧距所述第一半导体衬底的所述第一表面的距离为第三距离；所述第一体介电层在其位于所述第二区域的部分具有朝向所述第一半导体衬底的所述第一表面的第一凸起，并且所述第一凸起的靠近所述第一半导体衬底的所述第一表面的一侧距所述第一半导体衬底的所述第一表面的距离为第四距离；并且，所述第二半导体衬底靠近所述第一半导体衬底的所述第二表面的一侧距所述第一半导体衬底的所述第一表面的距离为所述第四距离；其中，所述第二距离大于所述第一距离，所述第三距离大于所述第四距离，并且，所述第三距离大于或等于所述第二距离