半导体器件的形成方法
【技术领域】
[0001]本发明涉及半导体制造领域技术，特别涉及半导体器件的形成方法。
【背景技术】
[0002]随着半导体工艺技术的不断发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。为了适应工艺节点的减小，不得不不断缩短MOSFET场效应管的沟道长度。沟道长度的缩短具有增加芯片的管芯密度，增加MOSFET场效应管的开关速度等好处。
[0003]然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，这样一来栅极对沟道的控制能力变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(sub-threshold leakage)现象，即所谓的短沟道效应(SCE:short_channeleffects)更容易发生。
[0004]因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面MOSFET晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应管(FinFET)。FinFET中，栅至少可以从两侧对超薄体(鳍部)进行控制，具有比平面MOSFET器件强得多的栅对沟道的控制能力，能够很好的抑制短沟道效应；且FinFET相对于其他器件，具有更好的现有的集成电路制作技术的兼容性。
[0005]然而，当前需要鳍式场效应管具有不同高度的鳍部，以满足不同器件性能的需求。例如，对于逻辑和存储器的晶体管的要求是不同的，逻辑晶体管要求较大高度的鳍部，存储器晶体管则要求相对较小高度的鳍部。
[0006]如何在同一晶圆上制造具有不同高度的鳍部，成为亟需解决的问题。
【发明内容】
[0007]本发明解决的问题是提供一种半导体器件的形成方法，在同一晶圆上形成具有不同高度的鳍部。
[0008]为解决上述问题，本发明提供一种半导体器件的形成方法，包括:提供半导体衬底，所述半导体衬底包括第一区域和第二区域，所述第一区域半导体衬底表面形成有第一初始鳍部，所述第二区域半导体衬底表面形成有第二初始鳍部，且所述第一初始鳍部和第二初始鳍部均具有第一高度；形成横跨第一初始鳍部的第一伪栅、横跨第二初始鳍部的第二伪栅；形成覆盖所述半导体衬底、第一初始鳍部和第二初始鳍部的牺牲层；采用第一刻蚀工艺，去除所述第一伪栅形成第一凹槽，去除所述第二伪栅形成第二凹槽；采用第二刻蚀工艺，去除位于第二凹槽底部的部分厚度的第二初始鳍部，形成第三凹槽，且形成具有第二高度的第二鳍部；形成位于第一初始鳍部表面、且位于第一凹槽内的第一栅极结构，形成位于第二鳍部表面、且位于第三凹槽内的第二栅极结构。
[0009]可选的，所述第二鳍部的形成步骤包括:形成填充满第一凹槽且覆盖第一区域牺牲层的掩膜层；以所述掩膜层为掩膜，采用第二刻蚀工艺，刻蚀去除位于第二凹槽底部的部分厚度的第二初始鳍部，形成第三凹槽，且形成具有第二高度的第二鳍部；去除所述掩膜层。
[0010]可选的，所述第二刻蚀工艺为湿法刻蚀或干法刻蚀。
[0011]可选的，所述干法刻蚀工艺的工艺参数为:刻蚀气体包括CF4、Si2F6、HCl、HBr、Cl2、He、Ar或N2，刻蚀气体流量均为40sccm至80sccm，刻蚀反应腔室压强为5毫托至50毫托，刻蚀功率为200瓦至2000瓦，刻蚀反应腔室温度为20度至80度。
[0012]可选的，所述第一高度和第二高度之差为20埃至200埃。
[0013]可选的，在所述第一初始鳍部和第一伪栅之间形成第一介质层，在所述第二初始鳍部和第二伪栅之间形成第二介质层。
[0014]可选的，所述第一介质层和第二介质层的材料为氧化硅。
[0015]可选的,在第一刻蚀工艺之后,第一凹槽底部暴露出第一介质层表面,第二凹槽底部暴露出第二介质层表面。
[0016]可选的，在形成第一栅极结构和第二栅极结构之前，还包括步骤:去除第一介质层。
[0017]可选的，所述第一刻蚀工艺为干法刻蚀或湿法刻蚀。
[0018]可选的，所述干法刻蚀工艺为等离子体刻蚀，所述等离子体刻蚀工艺的工艺参数为:刻蚀气体包括HBr、02、Cl2和He，HBr流量为50sccm至500sccm，O2流量为2sccm至20sccm, Cl2流量为1sccm至300sccm,He流量为50sccm至500sccm,刻蚀反应腔室压强为2毫托至50毫托，刻蚀的源功率为200瓦至2000瓦，刻蚀加偏压功率为10瓦至100瓦。
[0019]可选的，在形成第一伪栅和第二伪栅之后，还包括步骤:以所述第一伪栅为掩膜，对第一伪栅两侧的第一初始鳍部进行掺杂，形成第一掺杂区；以所述第二伪栅为掩膜，对第二伪栅两侧的第二初始鳍部进行掺杂，形成第二掺杂区。
[0020]可选的，所述第一栅极结构包括第一栅介质层、位于第一栅介质层表面的第一栅电极层，所述第二栅极结构包括第二栅介质层、位于第二栅介质层表面的第二栅电极层。
[0021]可选的，所述第一栅介质层和第二栅介质层的材料为氧化硅或高k介质材料，所述第一栅电极层和第二栅电极层的材料为多晶娃或金属。
[0022]与现有技术相比，本发明的技术方案具有以下优点:
[0023]本发明技术方案中，在形成具有相同第一高度的第一初始鳍部和第二初始鳍部之后；形成第一伪栅和第二伪栅；形成牺牲层；去除第一伪栅和第二伪栅；采用第二刻蚀工艺去除部分厚度的第二初始鳍部，形成具有第二高度的第二鳍部；本发明形成的半导体器件具有不同的高度，并且，通过控制第二刻蚀工艺的工艺参数，可调整形成的第二鳍部的高度，形成与预定目标一致的第二鳍部高度。
[0024]进一步，本发明在形成第一掺杂区和第二掺杂区之后，再形成第一栅极结构和第二栅极结构，避免形成第一掺杂区和第二掺杂区的高温工艺对第一栅极结构和第二栅极结构造成不良影响，本发明提高了半导体器件的可靠性。
[0025]更进一步，在第一初始鳍部和第一伪栅之间形成第一介质层，保护第一初始鳍部顶部受到损伤，阻挡后续第二刻蚀工艺对第一初始鳍部造成不良影响，提高形成的半导体器件的电学性能。
【附图说明】
[0026]图1为本发明一实施例提供的形成半导体器件的流程示意图；
[0027]图2至图15为本发明另一实施例提供的半导体器件形成过程的剖面结构示意图。
【具体实施方式】
[0028]由【背景技术】可知，现有技术在同一晶圆(即半导体衬底)上形成的FinFET鳍部的高度相同，不利于满足不同器件的性能需求。
[0029]为解决上述问题，针对半导体器件的形成工艺进行研究，半导体器件的形成方法包括以下步骤，请参考图1:步骤S1、提供初始半导体衬底，所述初始半导体衬底具有第一区域和第二区域；步骤S2、在所述初始半导体衬底表面形成图形化的掩膜层；步骤S3、以所述掩膜层为掩膜，刻蚀所述初始半导体衬底形成半导体衬底，且所述第一区域半导体衬底表面形成第一鳍部，所述第二区域半导体衬底表面形成第二鳍部；步骤S4、形成横跨第一鳍部的第一伪栅、横跨第二鳍部的第二伪栅；步骤S5、在所述第一伪栅两侧的半导体衬底内形成第一掺杂区，在所述第二伪栅两侧的半导体衬底内形成第二掺杂区；步骤S6、形成覆盖所述半导体衬底表面的牺牲层，所述牺牲层顶部与第一伪栅和第二伪栅顶部齐平；步骤S7、去除第一伪栅形成第一凹槽，去除第二伪栅形成第二凹槽；步骤S8、形成位于第一鳍部表面、且位于第一凹槽内的第一栅极结构，形成位于第二鳍部表面、且位于第二凹槽内的第二栅极结构。
[0030]然而，上述方法形成的半导体器件中，由于第一鳍部和第二鳍部是在同一工艺中形成的，形成的第一鳍部和第二鳍部具有相同的高度。当前需要不同高度的鳍部，以满足不同器件性能的需求。例如，对于逻辑和存储器的晶体管的要求是不同的，逻辑晶体管要求较大高度的鳍部，存储器晶体管则要求相对较小高度的鳍部。
[0031]为此，本发明提供一种半导体器件的形成方法，在半导体衬底表面形成具有第一高度的第一初始鳍部和第二初始鳍部；形成横跨第一初始鳍部的第