一伪栅、横跨第二初始鳍部的第二伪栅；在半导体衬底表面形成牺牲层；去除第一伪栅和第二伪栅；采用第二刻蚀工艺刻蚀去除部分厚度的第二初始鳍部，形成具有第二高度的第二鳍部。本发明形成具有不同高度的鳍部，满足不同器件的需求。
[0032]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0033]图2至图15为本发明另一实施例提供的半导体器件形成过程的剖面结构示意图。
[0034]请参考图2至图3，图3为图2沿XXl方向的剖面结构示意图，提供半导体衬底200，所述半导体衬底200包括第一区域I和第二区域II，所述第一区域I半导体衬底200表面形成有第一初始鳍部201，所述第二区域II半导体衬底200表面形成有第二初始鳍部202，且所述第一初始鳍部201和第二初始鳍部202均具有第一高度hi。
[0035]所述半导体衬底200的作用是为后续形成半导体器件提供工作平台。
[0036]所述半导体衬底200的材料为硅、锗、锗化硅、砷化镓、碳化硅或绝缘体上的硅。
[0037]本实施例中，所述半导体衬底200的材料为硅。
[0038]所述第一区域I用于定义形成具有第一高度hi的第一初始鳍部201所在的工作平台区域，所述第二区域II用于定义后续形成具有第二高度的第二鳍部所在的工作平台区域。所述第一区域I为NMOS区域或PMOS区域中的一种，所述第二区域II为NMOS区域或POMS区域中的一种，所述第一区域I和第二区域II的类型可以相同也可以不同。
[0039]所述第一初始鳍部201和第二初始鳍部202可以为同一初始鳍部，也可以为分立的不同的初始鳍部。本实施例以第一初始鳍部201和第二初始鳍部202为同一初始鳍部做示范性说明，位于第一区域I半导体衬底200表面的为第一初始鳍部201，位于第二区域II半导体衬底200表面的为第二初始鳍部202，在图中以虚线为标记区分开来。
[0040]所述第一初始鳍部201及第二初始鳍部202为采用干法刻蚀法(RIE =Reactive1n Etching)刻蚀一初始半导体衬底形成的。
[0041]作为一个实施例，所述第一初始鳍部201和所述第二初始鳍部202的形成步骤为:提供初始半导体衬底，在所述初始半导体衬底表面形成图形化的掩膜板，所述掩膜板定义出后续形成第一初始鳍部201及第二初始鳍部202的位置，以图形化的掩膜板为掩膜，采用反应离子刻蚀工艺，刻蚀部分厚度的初始半导体衬底至形成半导体衬底200，在第一区域I半导体衬底200表面形成第一初始鳍部201，在第二区域II半导体衬底200表面形成第二初始鳍部202。
[0042]所述第一初始鳍部201及第二初始鳍部202均具有第一高度hi。此时的第一高度hi为第一初始鳍部201、第二初始鳍部202的顶部表面到半导体衬底200表面的高度。
[0043]在本发明其他实施例中，当第一初始鳍部和第二初始鳍部为分立的不同的初始鳍部时，还可以在半导体衬底表面形成隔离层，所述隔离层顶部低于第一初始鳍部和第二初始鳍部顶部，所述隔离层用于隔离相邻的第一初始鳍部和第二初始鳍部，防止后续形成的第一鳍部和第二鳍部之间发生电连接。所述隔离层的材料为氧化硅、氮化硅或氮氧化硅，采用物理气相沉积或化学气相沉积工艺形成所述隔离层。当在半导体衬底表面形成有隔离层时，第一初始鳍部的第一高度为第一初始鳍部顶部表面至隔离层表面的距离，所述第二初始鳍部的第一高度为第二初始鳍部顶部表面至隔离层表面的距离。
[0044]还需要说明的是，本实施例中，第一区域I半导体衬底200表面形成有一个第一初始鳍部201，第二区域II半导体衬底200表面形成有一个第二初始鳍部202。在本发明其他实施例中，第一区域半导体衬底表面可以形成有多个第一初始鳍部，第二区域半导体衬底表面可以形成有多个第二初始鳍部，不应过分限制第一初始鳍部和第二初始鳍部的数量。
[0045]请参考图4至图5，图5为图4沿XXl方向的剖面结构示意图，形成横跨第一初始鳍部201的第一伪栅212，形成横跨第二初始鳍部202的第二伪栅222。
[0046]所述第一伪栅212和第二伪栅222定义出后续形成的第一栅极结构和第二栅极结构的位置。所述第一伪栅211横跨第一初始鳍部201，即所述第一伪栅211覆盖第一初始鳍部201的顶部和侧壁；所述第二伪栅222横跨第二初始鳍部202，即所述第二伪栅222覆盖第二初始鳍部202的顶部和侧壁。
[0047]所述第一伪栅212和第二伪栅222在后续工艺中会被去除，因此，所述第一伪栅212和第二伪栅222的材料与第一初始鳍部201和第二初始鳍部202的材料不同。本实施例中，所述第一伪栅212和第二伪栅222的材料为多晶硅。
[0048]在本实施例中，在所述第一初始鳍部201和第一伪栅212之间形成第一介质层211，在所述第二初始鳍部202和第二伪栅222之间形成第二介质层221。所述第一介质层211作为后续刻蚀去除第一伪栅211的刻蚀停止层，所述第一介质层211还可以作为后续刻蚀去除第一伪栅211时的阻挡层，避免第一初始鳍部201的顶部受到损伤；所述第二介质层221作为后续刻蚀去除第二伪栅222的刻蚀停止层，所述第二介质层221还可以作为后续刻蚀去除第二伪栅222时的阻挡层，避免第二初始鳍部202的顶部受到损伤。
[0049]本实施例中，所述第一介质层211和第二介质层221的材料为氧化硅。
[0050]所述第一介质层211、第一伪栅212、第二介质层221和第二伪栅222的形成步骤包括:形成覆盖半导体衬底200、第一初始鳍部201和第二初始鳍部202的介质膜和位于介质膜表面的伪栅膜；在所述伪栅膜表面形成图形化的光刻胶层，所述图形化的光刻胶层具有对应于形成第一伪栅212和第二伪栅222的图形；以所述图形化的光刻胶层为掩膜，刻蚀所述介质膜和伪栅膜，形成横跨第一初始鳍部201的第一伪栅212，以及横跨第二初始鳍部202的第二伪栅222，且第一初始鳍部201和第一伪栅212之间形成有第一介质层211，第二初始鳍部202和第二伪栅222之间形成有第二介质层221。
[0051]需要说明的是，在形成第一伪栅212和第二伪栅222之后，还可以包括步骤:以所述第一伪栅212为掩膜，对第一伪栅212两侧的第一初始鳍部201进行掺杂，形成第一掺杂区；以所述第二伪栅222为掩膜，对第二伪栅222两侧的第二初始鳍部202进行掺杂，形成第二掺杂区。
[0052]请继续参考图4至图5，在所述第一伪栅212两侧形成第一侧墙203，在所述第二伪栅222两侧形成第二侧墙204。
[0053]所述第一侧墙203的作用为保护后续形成的第一栅极结构的侧壁，所述第二侧墙204的作用为保护后续形成的第二栅极结构的侧壁。
[0054]所述第一侧墙203和第二侧墙204的材料为氧化硅、氮化硅或氮氧化硅。本实施例中，所述第一侧墙203和第二侧墙204的材料为氮化硅。
[0055]作为一个实施例，所述第一侧墙203和第二侧墙204的形成步骤包括:形成覆盖所述半导体衬底200、第一初始鳍部201、第二初始鳍部202、第一伪栅212和第二伪栅222的侧墙层；去除位于半导体衬底200表面、第一初始鳍部201顶部和第二初始鳍部202顶部的侧墙层，在第一伪栅211两侧形成第一侧墙203，在第二伪栅222两侧形成第二侧墙204。
[0056]请参考图6，形成覆盖所述半导体衬底200、第一初始鳍部201和第二初始鳍部的牺牲层205，且所述牺牲层205顶部与第一伪栅212和第二伪栅222顶部齐平。
[0057]所述牺牲层205用于后续保护第一初始鳍部201和第二初始鳍部202，保证后续工艺有效的进行。
[0058]所述牺牲层205的材料为氧化硅、氮化硅或氮氧化硅，采用物理气相沉积或化学气相沉积工艺形成所述牺牲层205。本实施例中，所述牺牲层205的材料为氮化硅。在本发明其他实施例中，牺牲层的材料可以为氧化硅