直驱动电路4包括移位寄存器并被构造成选择预定的像素驱动配线10、向所选择的像素驱动配线10供给用于驱动像素2的脉冲以及逐行驱动像素2。具体地，垂直驱动电路4被构造成依次在垂直方向上选择性地逐行扫描像素阵列部3中的各像素2，并基于根据各像素2的光电转换部中接收的光量产生的信号电荷将像素信号通过垂直信号线9供给到列信号处理电路5。
[0059]列信号处理电路5针对像素2的各列配置并被构造成对从一行像素2输出的信号针对各像素列进行诸如噪声去除等信号处理。例如，列信号处理电路5被构造成进行用于除去像素固有的固定图案噪声的诸如相关双采样(CDS)和AD转换等信号处理。
[0060]例如，水平驱动电路6包括移位寄存器并被构造成通过依次输出水平扫描脉冲来按顺序选择各列信号处理电路5以及使各列信号处理电路5向水平信号线11输出像素信号。
[0061]输出电路7被构造成对从各列信号处理电路5通过水平信号线11依次供给的信号进行信号处理并输出信号。输出电路7可以仅进行缓冲，或可以进行黑电平调整、列变化校正和各种数字信号处理等。输入/输出端子13与外部交换信号。
[0062]具有上述构成的固态成像传感器I包括其中进行⑶S处理和AD转换的列信号处理电路5针对各像素列配置的列AD方式的CMOS图像传感器。
[0063](像素的电路构成例)
[0064]图2示出了像素2的电路构成例。
[0065]图2中所示的像素2具有能够实现电子式全域快门功能的构成。
[0066]像素2包括光电转换部21、第一转移晶体管22、存储部(MEM) 23、第二转移晶体管24、浮动扩散区域(FD) 25、复位晶体管26、放大晶体管27、选择晶体管28和排放晶体管29。
[0067]光电转换部21被构造成根据接收的光量产生电荷(信号电荷)并储存所产生的电荷。光电转换部21的一个端子接地，另一个端子经由第一转移晶体管22与存储部23连接。另外，排放不需要的电荷的排放晶体管29也与光电转换部21连接。
[0068]第一转移晶体管22被构造成当第一转移晶体管22由第一转移信号TXl接通时将由光电转换部21产生的电荷转移到存储部23。存储部23被构造成在将电荷转移到FD 25之前临时保持电荷。
[0069]第二转移晶体管24被构造成当第二转移晶体管24由第二转移信号TX2接通时读出存储部23的电荷并将电荷转移到FD 25。
[0070]FD 25被构造成保持从存储部23转移的电荷。复位晶体管26被构造成当复位晶体管26由复位信号RST接通并且将存储在FD 25中的电荷排放到恒电压源VDD时使FD 25的电位复位。
[0071]放大晶体管27被构造成根据FD 25的电位输出像素信号。具体地，放大晶体管27和作为恒电流源的负载MOS 30构成源输出电路，并且将表示对应于存储在FD 25中的电荷的电平的像素信号从放大晶体管27经由选择晶体管28输出到列信号处理电路5。例如，负载MOS 30配置在列信号处理电路5中。
[0072]选择晶体管28被构造成当选择信号SEL选择像素2时接通，并且将像素2的像素信号经由垂直信号线9输出到列信号处理电路5。
[0073]排放晶体管29被构造成当排放晶体管29由排放信号OFG接通时将存储在光电转换部21中的电荷排放到恒电压源VDD。
[0074]第一转移信号TX1、第二转移信号TX2、复位信号RST、排放信号OFG和选择信号SEL经由像素驱动配线10从垂直驱动电路4供给。
[0075]下面将简要说明具有图2所示的像素结构的像素2的操作。
[0076]首先，在开始曝光之前将高电平的排放信号OFG供给到排放晶体管29，因而，排放晶体管29被接通。将存储在光电转换部21中的电荷排放到恒电压源VDD并使光电转换部21复位。
[0077]当在使光电转换部21复位之后排放晶体管29由低电平的排放信号OFG断开时，在像素阵列部3的所有像素中开始曝光。
[0078]当提前设定的预定曝光时间结束时，在像素阵列部3的所有像素中第一转移晶体管22由第一转移信号TXl接通，并且将存储在光电转换部21中的电荷转移到存储部23。
[0079]在第一转移晶体管22断开之后，保持在各像素2的存储部23中的电荷由列信号处理电路5逐行依次读出。在读出操作中，读出行中的像素2的第二转移晶体管24由第二转移信号TX2接通，并且将保持在存储部23中的电荷转移到FD 25。然后，选择晶体管28由选择信号SEL接通，因而，将表示对应于存储在FD 25中的电荷的电平的信号从放大晶体管27经由选择晶体管28输出到列信号处理电路5。
[0080]如上所述，具有图2中所示的像素结构的像素2能够通过利用其中在像素阵列部3的所有像素中都设定相同的曝光时间、曝光后电荷临时保持在存储部23中以及从存储部23逐行依次读出电荷的全域快门方式操作(成像)。
[0081]需要指出的是，像素2的像素结构不限于图2中所示的那一种。例如，像素2可以具有其中像素2不具有存储部23并且通过利用所谓的滚动快门方式操作的结构。
[0082](2.像素的第一断面结构)
[0083]图3是示出固态成像传感器I的像素2的第一断面结构的视图。
[0084]例如，在固态成像传感器I中，在由P型(第一导电型)硅(Si)形成的半导体基板12上，形成多层配线层43。多层配线层43包括由Cu、Al、W(钨)、钽(Ta)和钛(Ti)等形成的多个配线层41以及层间绝缘膜42。
[0085]需要指出的是，多个配线层41如将在后面所述的通过将在半导体基板12侧的下侧配线层41A贴合到在光电转换层47侧的上侧配线层41B上来构成。在图3所示的多个配线层41中，下侧配线层41A和上侧配线层41B之间的边界由虚线所示。
[0086]下侧配线层41A的最上层的配线断面的宽度(在水平方向上的长度)比上侧配线层41B的宽度短，并且下侧配线层41A的最上层的配线和上侧配线层41B的断面形状为向下凸形。需要指出的是，在图3中，为了便于清楚地说明，上侧配线层41B的厚度与下侧配线层41A的最上层的配线的厚度相似。事实上，上侧配线层41B的厚度比下侧配线层41A的最上层的配线的厚度小(例如，数百nm),例如，不超过lOOnm。
[0087]在半导体基板12中，临时保持电荷的存储部23由N型(第二导电型)半导体区域44针对各像素2形成。另外，在与多层配线层43中的半导体基板12接触的面上，形成诸如第一转移晶体管22和第二转移晶体管24等多个像素晶体管45。
[0088]在多层配线层43的上侧，针对各像素形成下部电极层46、光电转换层47和缓冲层48。例如，下部电极层46可以由钥(Mo)形成，并且例如，光电转换层47可以由作为具有黄铜矿结构的半导体薄膜的CuInSe2 (CIS系薄膜)以及通过将其溶解在Ga中获得Cu (In, Ga)Se2(CIGS系薄膜)等形成。另外，例如，缓冲层48可以通过层叠硫化镉(CdS)和氧化锌(ZnO)来形成。下部电极层46、光电转换层47、缓冲层48和上部电极层53 (后述的)构成光电转换部21。
[0089]在相邻像素之间的边界上，形成由氧化硅(S12)等形成的绝缘层49和像素间遮光部50。绝缘层49和像素间遮光部50将各像素2的下部电极层46、光电转换层47和缓冲层48分隔开。像素间遮光部50由在缓冲层48的上侧在平面方向上形成的像素间遮光膜50A和在缓冲层48的下侧在深度方向上形成的沟槽部50B构成。通过在像素边界部上设置沟槽部50B，可以防止光泄漏到相邻像素中。因而，减少了混色。另外，可以防止光泄漏到作为存储部23的半导体区域44中。因而，可以降低像素信号中的噪声。
[0090]在像素间遮光膜50A的上表面上，形成有衬垫材料51。像素遮光部50由钨(W)等形成，衬垫材料51由铝(Al)等形成。像素遮光部50和衬垫材料51可以由相同的金属材料形成。
[0091]在衬垫材料51上形成有绝缘层52，并且在绝缘层52和缓冲层48的上侧共形地沉积上部电极层53。在上部电极层53的上表面被钝化膜54平坦化之后，形成滤色器55和片上透镜56。上部电极层53由透过器件所用波长范围的光的材料形成，例如包含氧化铟锡(ITO)和ZnO等的透明电极。
[0092]具有上述构成的固态成像传感器I是其中光从半导体基板12的表面侧(其中形成有多个像素晶体管45的那侧)入射的正面照射型MOS固态成像传感器。
[0093]另外，如果简化结构，那么如图4所示，固态成像传感器I具有在半导体基板12上其中像素电路61和逻辑电路62由多层配线层43形成并且在其上层叠有光电转换层47的构成。
[0094](3.具有第一断面结构的像素的制造方法)
[0095]下面，将参照图5?图19说明具有第一断面结构的固态成像传感器I的制造方法。
[0096]首先，如图5A所示，例如，在具有P型半导体区域的半导体基板12中，针对各像素2形成