作为存储部23的N型半导体区域44，并且在半导体基板12上形成多个像素晶体管45和多层配线层43。
[0097]需要指出的是，在该过程中形成的多层配线层43是除了在光电转换层47侧的上侧配线层41B之外的下侧配线层41A和层间绝缘膜42的一部分。在本实施方案中，作为下侧配线层41A的材料，使用Cu。需要指出的是，多个配线层41不需要包含相同的材料。例如，多个配线层41可以分成包含Cu的上层和包含W的下层。
[0098]另外，如图5B所示，支撑基板81与其中形成有多个像素晶体管45和多层配线层43的半导体基板12分开制备。支撑基板81包括玻璃、3丨、6&48、11^、6&队6&?、3丨(:和蓝宝石等。可选择地，支撑基板81可以包括玻璃和硅。
[0099]然后，如图5C所示，在支撑基板81上，依次形成缓冲层48、光电转换层47和下部电极层46。
[0100]如上所述，例如，如果采用Cu(In，Ga)Se2(CIGS系薄膜)作为光电转换层47的材料，那么缓冲层48可以由硫化镉(CdS)和氧化锌(ZnO)形成，下部电极层46可以由Mo等形成。
[0101]需要指出的是，作为光电转换层47的材料，不仅可以使用CIGS系薄膜而且可以使用非晶S1、多晶S1、单晶S1、II1-V化合物半导体、CdTe化合物半导体、色素增感材料和有机半导体。作为缓冲层48和下部电极层46的材料,根据光电转换层47的材料选择最佳材料。另外，可以省略缓冲层48。
[0102]接着，如图所示，在下部电极层46上，上侧配线层41B用与在半导体基板12上形成的多层配线层43的下侧配线层41A相同的配线材料沉积。上侧配线层41B是用于贴合到在半导体基板12侧的下侧配线层41A上的配线层接合用膜。
[0103]接着，如图6A所示，使其中沉积有光电转换层47等的支撑基板81反转，并且下侧配线层41A和上侧配线层41B接合在一起以使下侧配线层41A和上侧配线层41B如图6B所示彼此对向。
[0104]其后，如图6C所示，支撑基板81通过抛光或湿法处理除去。
[0105]其后，如图7所示，通过利用光刻技术和干法蚀刻除去在像素2的边界上的下部电极层46、光电转换层47、缓冲层48和上侧配线层41B，因而，在像素边界部上形成开口部91。
[0106]另外，在作为像素阵列部3的外侧的周边部100和作为周边部100的外侧的衬垫部101中通过利用光刻技术和干法蚀刻来除去下部电极层46、光电转换层47、缓冲层4和上侧配线层41B，因而，形成开口部92和开口部93。
[0107]下面，参照图8?图10，将详细说明开口部91?93的形成。
[0108]图8是示出像素阵列部3、周边部100和衬垫部101在半导体基板12上的配置关系的视图。
[0109]像素阵列部3配置在固态成像传感器I的中心区域，周边部100配置在像素阵列部3的外侧，衬垫部101配置在其外侧。
[0110]周边部100是其中形成有在光电转换层47的上侧形成的上部电极层53与多层配线层43电连接的接触部131 (图12)的区域。衬垫部101是其中形成有固态成像传感器I通过其能够与外部交换电信号的接触部132 (图12)的区域。
[0111]在固态成像传感器I的四个角的区域中，配置有其中形成有对准标记111的标记区域102。
[0112]需要指出的是，图8中所示的衬垫部101和标记区域102的配置仅是一个例子，当然可以使用除此之外的其他配置。
[0113]通过利用其中半导体基板12 (半导体晶片)固定在预定的位置并且外形尺寸是标准的粗对准，对在标记区域102上的下部电极层46、光电转换层47、缓冲层48和上侧配线层41B进行蚀刻。因此，如图9A所示，在标记区域102中形成开口部94并且可以在视觉上观察对准标记111。需要指出的是，在即使不形成开口部94也可以在视觉上观察对准标记111的情况下，可以省略这个过程。可选择地，可以按最低程度进行蚀刻，这对于在视觉上观察对准标记111很必要。
[0114]然后，基于标记区域102的对准标记111，闻精度地进行对准。基于闻精度的对准，如图9B所示，在像素阵列部3的像素边界部、周边部100和衬垫部101中，对在上侧配线层41B上侧的层进行蚀刻。因此，形成开口部91?93。
[0115]图10是示出在形成开口部91?93之后的状态的示意图。
[0116]如此，图7中所示的开口部91?93在半导体基板12上形成。
[0117]然后，如图11所示，在开口部91?93和缓冲层48的上表面上，依次沉积绝缘材料121、遮光材料122和衬垫材料123。例如，绝缘材料121包括氧化硅(S12)、SiN和HfO等。遮光材料122可以具有钨(W)和TiN的层叠结构，衬垫材料123可以包括Al或含有少量Cu的Al合金。
[0118]接着，如图12所示，在像素阵列部3中，对在缓冲层48的上侧的膜进行蚀刻以使各像素2的光接收区域开口，并且对周边部100和衬垫部101进行蚀刻以保留接触部131和132。需要指出的是，由图12中虚线所示的在像素阵列部3的缓冲层48上侧的绝缘材料121和遮光材料122可以在蚀刻过程中除去。
[0119]接着,如图13所示,例如,包括氧化娃(S12)的绝缘层52沉积在整个表面上,并通过利用化学机械抛光(CMP)等平坦化。其后，如图14所示，在像素阵列部3中对绝缘层52进行蚀刻以使各像素2的光接收区域开口。另外，同时也对在周边部100的接触部131的上表面上的绝缘层52进行蚀刻，并且使接触部131的衬垫材料51露出。
[0120]接着，如图15所示，上部电极层53共形地沉积在整个上表面上。其后，如图16所示，除去诸如衬垫部101等不必要区域的上部电极层53。
[0121]然后，如图17所示，在上部电极层53的上表面上沉积包含S1JP SiN等的钝化膜54并使其平坦化。其后，如图18所示，在像素阵列部3和周边部100的钝化膜54的上表面上，形成R(红色)、G(绿色)或B(蓝色)的滤色器55。
[0122]此外，如图19所示，在包括像素阵列部3、周边部100和衬垫部101的整个表面上，沉积片上透镜材料141。然后，在像素阵列部3中通过将片上透镜材料141蚀刻成透镜形状来形成片上透镜56。在衬垫部101中，对片上透镜材料141、钝化膜54和绝缘层52进行蚀刻以使接触部132露出，并且形成开口部142。
[0123]如此，可以制造具有图3所示的像素结构的固态成像传感器I。
[0124](4.像素的第二断面结构)
[0125]图20是示出固态成像传感器I的像素2的第二断面结构的视图。
[0126]在图20中，与上述第一断面结构的部件相对应的部件将由相同的附图标记来表示，将适当简化对它的说明，并将对与第一断面结构的部件不同的部件进行说明。
[0127]在图20所示的第二断面结构中，作为多层配线层43的一部分的多个配线层41也通过将在半导体基板12侧的下侧配线层41C和在光电转换层47侧的上侧配线层41B接合在一起来构成。
[0128]在第二断面结构中，下侧配线层41C的最上层的断面形状与具有第一断面结构的下侧配线层41A的最上层的断面形状不同。具体地，虽然在图3所示的第一断面结构中，下侧配线层41A的最上层的配线断面的宽度比上侧配线层41B的宽度短，但是在第二断面结构中，下侧配线层41C的最上层的配线断面的宽度与上侧配线层41B的宽度相同。
[0129](5.具有第二断面结构的像素的制造方法)
[0130]下面，将参照图21?24说明具有第二断面结构的固态成像传感器I的制造方法。
[0131]首先，如图21所示，例如，在具有P型半导体区域的半导体基板12中，针对各像素2形成作为存储部23的N型半导体区域44，并且在半导体基板12上形成多层配线层43。
[0132]需要指出的是，在该过程中形成的多层配线层43是除了在光电转换层47侧的上侧配线层41B之外的下侧配线层41C和层间绝缘膜42的一部分。如图5A所示，在第一断面结构中，将下侧配线层41A的材料(例如，铜)图案化以使在下侧配线层41A的最上层上的配线针对各像素分隔开。另一方面，如图21所示，在第二断面结构中，在下侧配线层41C的最上层上的配线在整个上表面上形成。
[0133]其后，如图22A和图22B所示，将其上形成有缓冲层48、光电转换层47、下部电极层46和上侧配线层41B的另一个基板(支撑基板81)的上侧配线层41B和半导体基板12的下侧配线层41C接合在一起。
[0134]其后，如图22C所示，通过利用抛光或湿法处理除去支撑基板81。
[0135]然后，如图23所示，通过利用光刻技术和干法蚀刻来除去像素边界部的下部电极层46、光电转换层47、缓冲层48和上侧配线层41B以及下侧配线层41C的最上层，从而形成开口部91。在该蚀刻过程中，同时除去上侧