增强栅控和电流驱动的finfet器件及制备方法
【技术领域】
[0001]本发明主要涉及FINFET器件，更确切地说，涉及一种带有堆叠式鳍形结构的FINFET半导体器件及其制备方法，来增强栅极控制和电流驱动能力。
【背景技术】
[0002]对金属氧化物半导体场效应晶体管(MOSFET)而言，随着器件整体尺寸的缩小，当沟道缩小到一定值时(例如低于lOOnm)，源极区和漏极区之间的距离也缩短，极易带来短沟道效应，栅极对沟道的控制能力被消减，栅极夹断沟道的难度增大，负面的亚阈值漏电现象也更容易产生。基于平面型的晶体管固有的缺陷，鳍形场效应晶体管(Fin Field EffectTransistor, FinFET)被业界广泛采用来克服前述难题。通常是在鳍片的顶部和两侧都形成栅极结构，来提高栅极控制能力。
[0003]当半导体产业想22nm或以下的技术节点发挺进时，一个挑战是FinFET器件如何具有更小的尺寸和更高的驱动电流，尤其是希望提供具有受到应力因素影响的FinFET，例如适当的采用一些应力材料以诱引沟道中的应力来强化载流子的迁移率。但现有的FinFET制造能力显然无法满足这样的技术要求。由本发明后续的详细说明和所附的权利要求，结合本发明伴随的图式和先前技术，本发明揭示的特征和方案将变得清晰。
【发明内容】
[0004]在一些实施例中，本发明涉及一种FinFET半导体器件，包括:一个衬底；数个位于衬底之上的鳍形堆叠结构；围绕在鳍形堆叠结构两侧及上方的栅极结构，其中鳍形堆叠结构包括一沙漏状的底部鳍片和位于底部鳍片之上的一沙漏状的顶部鳍片。
[0005]上述的FinFET半导体器件，所述衬底为含掩埋绝缘层的绝缘体上硅衬底或无掩埋绝缘层的硅衬底。
[0006]上述的FinFET半导体器件，顶部和底部鳍片两者中一者为Si，另一者为SiGe。
[0007]上述的FinFET半导体器件，所述衬底包含一底部衬底和位于底部衬底之上的掩埋绝缘层，所述鳍形堆叠结构设置在掩埋绝缘层上方。
[0008]上述的FinFET半导体器件，在栅极结构两侧的鳍形堆叠结构的两侧及上方设置有源极/漏极外延区。上述的FinFET半导体器件，N型FinFET的源极/漏极外延区包括拉伸应变的SiC外延区，P型FinFET的源极/漏极外延区包括压缩应变的SiGe外延区。
[0009]在一些实施例中，在本发明还提供了一种FinFET半导体器件的制备方法中，包括以下步骤:提供包含顶部外延层和底部外延层的衬底；在所述顶部外延层上方形成一硬掩膜层并图案化该硬掩膜层；利用带有开口图形的硬掩膜层刻蚀顶部外延层形成顶部鳍片；利用硬掩膜层继续刻蚀底部外延层形成顶部鳍片下方的底部鳍片；剥离硬掩膜层；沉积栅极绝缘层和栅极材料层覆盖每个包含顶部、底部鳍片的鳍形堆叠结构；刻蚀栅极绝缘层和栅极材料层形成围绕在鳍形堆叠结构两侧及上方的栅极结构。
[0010]上述方法，在形成顶部鳍片的步骤中，对顶部外延层暴露的区域进行各向异性的湿法刻蚀，形成顶部和底部的宽度大于中间部宽度的沙漏状顶部鳍片。
[0011]上述方法，在形成顶部鳍片的步骤中，先利用硬掩膜层干法刻蚀顶部外延层，形成带有垂直侧壁形貌的顶部鳍片；然后对顶部鳍片暴露的侧壁进行各向异性的湿法刻蚀，形成顶部和底部的宽度大于中间部宽度的沙漏状顶部鳍片。
[0012]上述方法，在形成底部鳍片的步骤中，对底部外延层暴露的区域进行各向异性的湿法刻蚀，形成顶部和底部的宽度大于中间部宽度的沙漏状底部鳍片。
[0013]上述方法，在形成底部鳍片的步骤中，先利用硬掩膜层干法刻蚀底部外延层，形成带有垂直侧壁形貌的底部鳍片；然后对底部鳍片暴露的侧壁进行各向异性的湿法刻蚀，形成顶部和底部的宽度大于中间部宽度的沙漏状底部鳍片。
[0014]上述方法，形成栅极结构之后，以栅极结构为自对准掩膜在顶部鳍片的上表面注入轻掺杂源/漏区；以及在栅极结构的侧壁上形成侧墙之后，在栅极结构两侧的鳍形堆叠结构中注入源极/漏极掺杂区。
[0015]上述方法，在形成栅极结构之后，在栅极结构两侧的鳍形堆叠结构的两侧及上方选择性的外延生长源极/漏极外延区。上述方法，N型FinFET所外延生长的源极/漏极外延区包括拉伸应变的SiC外延区，P型FinFET所外延生长的源极/漏极外延区包括压缩应变的SiGe外延区。
[0016]在另一些实施例中，本还发明还提供了另一种FinFET半导体器件的制备方法，主要包括以下步骤:提供包含第一、第二外延层的衬底；刻蚀第一外延层形成沙漏状的第一鳍片；继续刻蚀未被第一鳍片覆盖住的第二外延层形成第一鳍片下方的沙漏状第二鳍片；形成围绕在包含第一、第二鳍片的鳍形堆叠结构两侧及上方的栅极结构。
[0017]上述方法,在刻蚀第一外延层时第二外延层的材质抵御对第一外延层执行的刻蚀工艺，以及在刻蚀第二外延层时第一外延层的材质抵御对第二外延层执行的刻蚀工艺。
[0018]上述方法，在第一、第二鳍片的侧壁所刻蚀出的向内凹进的凹槽以增加它们各自侧壁的面积，籍此增加鳍形堆叠结构中被栅极结构所包覆的沟道区的有效沟道宽度。
【附图说明】
[0019]阅读以下详细说明并参照以下附图之后，本发明的特征和优势将显而易见:
[0020]图1显示了在底部衬底上设置的顶部外延层和底部外延层。
[0021]图2?4显示了刻蚀顶部外延层形成顶部鳍片的流程图。
[0022]图5是刻蚀顶部鳍片来制备沙漏状的顶部鳍片的示意图。
[0023]图6是刻蚀底部外延层来制备沙漏状的底部鳍片的示意图。
[0024]图7是包含顶部、底部鳍片的鳍形堆叠结构的鸟瞰图。
[0025]图8是在鳍形堆叠结构和掩埋绝缘层上制备栅极绝缘层和栅极材料的流程图。
[0026]图9是图案化栅极绝缘层和栅极材料制备栅极结构的流程示意图。
[0027]图10是在栅极结构的两侧形成侧墙的示意图。
[0028]图11是选择性外延生长源极/漏极外延区的示意图。
【具体实施方式】
[0029]图1展示了典型的绝缘体上娃(Silicon-0n_Insulator,S0I)的晶圆，在一个底部衬底101上方设有掩埋绝缘层102，例如一个掩埋氧化物层，以及还在掩埋绝缘层102上方由下至上依次具有形成的一层底部外延层103和一层顶部外延层104，外延层104、103分别对应作为晶圆上的一个第一半导体层和一个第二半导体层。作为示范但不构成限制，在一些可选的实施方式中，例如，底部外延层103是Si材质外延层，而顶部外延层104可以是GeSi材质,或底部外延层103是GeSi材质外延层,而顶部外延层104可以是Si材质等。在图2中，先行制备一个硬掩膜层105，覆盖在顶部外延层104上方，其中硬掩膜层105可以是单层结构，例如典型的SiN等，也可以是含有多层的复合层结构。须强调的是，这里的晶圆并非一定要是SOI晶圆，在另一些可选实施方式中，SOI晶圆还可以被不含任何掩埋绝缘层的纯硅衬底所替代。
[0030]如图3所示，利用常规的光刻工艺，图案化硬掩膜层105形成其中的开口图形，例如在硬掩膜层105中刻蚀出的开口 105a。然后再利用硬掩膜层105作为一个刻蚀掩膜，对其下方的顶部外延层104进行