施例的方式进一步说明本发明，但并不因此将本发明限制在所述的实施例范围之中。
[0065]实施例1
[0066]如图2所示，本实施例的超结半导体器件的终端结构，具有若干超结P柱，每个超结P柱包括一顶部P柱和一底部P柱，每个超结P柱中顶部P柱的宽度不小于底部P柱的宽度。
[0067]所述若干超结P柱中，位于所述终端结构的过渡区的顶部P柱相互连接，并且位于所述终端结构的终端区的顶部P柱之间的间距，沿远离所述终端结构的过渡区的方向逐渐变宽。
[0068]每个顶部P柱高度为2-6微米。并且所述若干超结P柱的顶部P柱由离子注入和退火激活形成。
[0069]实施例2
[0070]下面结合【附图说明】实施例2的超结半导体器件的终端结构的制造方法。本实施例的制造方法适用于外延型超结结构。本实施例的制造方法的流程图可参考图19所示，具体如下。
[0071]步骤一、参见图3，采用外延工艺，在N型重掺杂硅衬底2上外延一层3-15um的N型外延层3-1 ；
[0072]步骤二、重复执行以下操作多次直至获得具有预设高度的底部P柱:首先参见图4所示，用设计好的底部P柱掩膜板进行光刻掩膜PR，P型离子注入4b-l，然后参见图5所示，去胶清洗后，继续外延N型外延层3-2。
[0073]其中再一次执行以下操作时，仍然用设计好的底部P柱掩膜板进行光刻掩膜PR，P型离子注入4b-2(参考图5所示)。步骤二中的操作重复次数η (参考图6所示)视具体器件特性要求而确定。
[0074]步骤三、参见图7，在N型重掺杂硅衬底上外延顶部N型外延层3-t ；
[0075]步骤四、用设计好的顶部P柱掩膜板和光刻掩膜方法完成顶部P型离子注入4c_l并去胶；
[0076]步骤五、参见图8，高温退火形成底部P柱4b、顶部P柱4c，以及P柱之间的N柱5 ；
[0077]步骤六、参见图9，采用LOCOS方法(局部硅氧化方法)高温氧化形成二氧化硅场氧化层7。
[0078]步骤七、制作超结MOSFET的MOS结构6，进行背面减薄和形成背面金属1，如图2所示。
[0079]上述步骤六、七中的具体工艺，可以采取本领域中常规的工艺步骤，在此不作赘述。
[0080]其中，步骤四中的所述顶部P柱掩膜板使得，在步骤五中形成的所述若干顶部P柱中位于过渡区的顶部P柱相互连接，并且位于终端区的顶部P柱之间的间距，沿远离过渡区的方向逐渐变宽。所述若干顶部P柱的高度为2-6微米。
[0081]以下给出使用二维TCAD仿真软件进行优化模拟得到的结果。
[0082]所采用的模拟结构包括元胞区、过渡区和终端区，元胞区和过渡区均包含2个P/N柱，终端区包含9个P柱环。应当理解的，在附图中所显示的终端结构中所包含的P柱、N柱仅为示意性地显示，并不因此限定其具体数量为多少，并且，图中所显示的也和这里的模拟结构在P柱、N柱的具体数量上有所不同，但这里的模拟结果对于本领域技术人员理解本实施例制成的终端结构、实施例1的终端结构、以及本发明的技术效果仍然有着重要的参考价值。
[0083]这里采用的模拟结构，N柱(包括N型外延层)和底部P柱的浓度均为1.8 X 115/cm3，宽度均为8微米，P柱深度36.5微米。顶部P柱宽度大于底部P柱宽度(类似于图2)，相互距离在远离元胞方向逐渐加宽，掺杂浓度为3.6X 1015/cm3(可参考图2所示)。
[0084]以下说明中涉及的图10-13为仿真模拟后得到的一系列示意图，均用于呈现本实施例的制造方法制造的终端结构的特定的一些特性。图10为电流-电压(1-V)曲线，在电压大于630V后漏电增加迅速，说明电离碰撞和载流子雪崩倍增开始发生，700V时达
4.3 X 1^10Ao应当理解的是，图中纵轴方向的E-1O即表示10_10。
[0085]图11为700V时雪崩电流在元胞区、过渡区和终端区的分布图，图12为700V电压时硅表面下10微米处雪崩电流密度分布图。可以看出雪崩倍增开始时雪崩电流主要发生在元胞区，然后是过渡区，终端各P/N柱环的电流密度都低于元胞区5倍以上，而且随着离元胞区距离增大雪崩电流密度减少。
[0086]700V时娃表面下0.1微米处电场强度在终端区的分布，最高电场强度低于2 X 105V/cm,满足良好HTRB特性(高温反偏压特性)的基本要求。
[0087]将如图11所示的电流迅速增加到5X ΙΟ,Α时的电压看作击穿电压，图13为元胞区(图中以折线表示)、本发明终端结构(图中以三角虚线表示)和优化前终端结构(图中以点虚线表示)击穿电压各自随着P柱电荷Qp与N柱电荷Qn失衡的变化关系，由图13可以看出本实施例的终端结构和元胞区具有相同的Qp/Qn-Ι窗口，从-30 %至30 %，而优化前终端的Qp/Qn-Ι窗口仅为0%至30%。在Qp/Qn-Ι = -30%至30%范围，仿真结果显示雪崩发生前大部分漏电发生在元胞区域(类似图12)。在图13的曲线模拟中，Qp/Qn是通过改变P柱掺杂浓度的，N柱和N外延层掺杂浓度不变。
[0088]实施例3
[0089]下面结合【附图说明】实施例3的超结半导体器件的终端结构的制造方法。本实施例的制造方法适用于沟槽型超结结构。
[0090]步骤一、参见图14，采用外延工艺，在N型重掺杂硅衬底2上外延一层10-100微米的N型外延层3 ；
[0091]步骤二、参见图15，用深槽蚀刻方法蚀刻P柱所需要的深沟槽4d-l ；
[0092]步骤三、参见图16，填充含P型杂质的材料4d，例如P型单晶硅外延，并用化学机械研磨平整化方法(CMP)平整硅表面；
[0093]步骤四、参见图16，用设计好的顶部P柱掩膜板和光刻掩膜方法完成顶部P型离子注入4c-l和去胶；
[0094]步骤七、参见图8，高温退火形成底部P柱4b、顶部P柱4c，以及P柱之间的N柱5。
[0095]本领域技术人员应当理解，本实施例的超结半导体器件的终端结构的制造方法，在其他未加特别描述的方面及工艺步骤上，均以同实施例2相同或相似的步骤进行，在此不再赘述。
[0096]实施例4
[0097]在实施例2或3描述的制造方法的基础上，以下结合附图对于实际制造过程中特定设计的终端结构进行说明。
[0098]本实施例的终端结构，在终端区和过渡区的P柱采用封闭的环状结构，边缘处P柱平行交替排列，拐角处为同心圆弧状。参考图17给出的终端结构俯视图或光刻版示意图可以看到，芯片边缘为平行交替排列的P柱，靠近过渡区，顶部P柱4c包围着底部P柱4b，在远离过渡区，P柱间距逐渐增加。拐角处底部P柱4b (粗线)和顶部P柱4c (细线)都是同心圆弧状，为保证过渡区电荷平衡，P柱圆弧曲率半径大于60微米，这样能够维持电荷失衡小于1%。芯片拐角圆弧型底部P柱以及顶部P柱宽度与边缘的保持一致。
[0099]实施例5
[0100]与实施例4类似的，本实施例同样是基于实施例2或3描述的制造方法，针对特定的超结器件采用六角形P柱和六角形排布阵列结构进行说明。
[0101]如图18所示，本实施例中，所有区域的底部P柱间距一样，过渡区顶部P柱4c相互连接，远离过渡区方向的顶部P柱4c间距逐渐加宽。离过渡区最近的终端第一区顶部P柱4c间距较小，离过渡区较远的终端第二区顶部P柱4c间距增加，最远的终端第三区顶部P柱4c间距更大。
[0102]虽然以上描述了本发明的【具体实施方式】，但是本领域的技术人员应当理解，这些仅是举例说明，本发明的保护范围是由所附权利要求书限定的。本领域的技术人员在不背离本发明的原理和实质的前提下，可以对这些实施方式做出多种变更或修改，但这些变更和修改均落入本发明的保护范围。
【主权项】
1.一种超结半导体器件的终端结构，具有若干超结P柱，其特征在于，每个超结P柱包括一顶部P柱和一底部P柱，每个超结P柱中顶部P柱的宽度不小于底部P柱的宽度。2.如权利要求1所述的终端结构，其特征在于，所述若干超结P柱中，位于所述终端结构的过渡区的顶部P柱相互连接。3.如权利要求1或2所述的终端结构，其特征在于，所述若干超结P柱中，位于所述终端结构的终端区的顶部P柱之间的间距，沿远离所述终端结构的过渡区的方向逐渐变宽。4.如权利要求1所述的终端结构，其特征在于，每个顶部P柱高度为2-6微米。5.如权利要求1所述的终端结构，其特征在于，所述若干超结P柱的顶部P柱由离子注入和退火激活形成。6.一种包含如权利要求1-5中任意一项所述的终端结构的超结半导体器件。7.一种超结半导体器件的终端结构的制造方法，其特征在于，包括以下步骤: 步骤一、采用外延工艺，在N型重掺杂硅衬底上外延一层N型外延层； 步骤二、重复执行以下操作多次直至获得具有预设高度的底部P柱:用预设的底部P柱掩膜板进行光刻掩膜及P型离子注入，去胶清洗后，继续外延所述N型外延层； 步骤三、再外延一层所述N型外延层； 步骤四、用预设的一顶部P柱掩膜板进行光刻掩膜、P型离子注入和去胶； 步骤五、高温退火形成--对应的若干底部P柱和若干顶部P柱，每对底部P柱和顶部P柱共同构成一超结P柱，其中顶部P柱的宽度不小于底部P柱的宽度； 步骤六、高温氧化形成所述若干顶部P柱上方表面的二氧化硅场氧化层； 步骤七、制作元胞区MOS结构。8.如权利要求7所述的制造方法，其特征在于，步骤四中的所述顶部P柱掩膜板使得，在步骤五中形成的所述若干顶部P柱中位于过渡区的顶部P柱相互连接。9.如权利要求7或8所述的制造方法，其特征在于，步骤四中的所述顶部P柱掩膜板使得，在步骤五中形成的所述若干顶部P柱中位于终端区的顶部P柱之间的间距，沿远离过渡区的方向逐渐变宽。10.如权利要求7所述的制造方法，其特征在于，在步骤五中形成的所述若干顶部P柱的高度为2-6微米。11.一种超结半导体器件的制造方法，其特征在于，所述超结半导体器件的终端结构采用如权利要求7-10中任意一项所述的制造方法制造。
【专利摘要】本发明公开了一种超结半导体器件的终端结构及其制造方法。所述终端结构具有若干超结P柱，每个超结P柱包括一顶部P柱和一底部P柱，每个超结P柱中顶部P柱的宽度不小于底部P柱的宽度。本发明的超结半导体器件的终端结构及其制造方法，能够提供高可靠小尺寸的半导体器件终端结构，并具有成本低、工艺简单容易实现和工艺窗口宽的优点。
【IPC分类】H01L29/06, H01L29/78, H01L21/336
【公开号】CN104952910
【申请号】CN201510256691
【发明人】高文玉, 陶有飞, 徐雷军, 刘启星
【申请人】上海先进半导体制造股份有限公司
【公开日】2015年9月30日
【申请日】2015年5月19日