全包围栅极鳍形半导体器件制备方法
【技术领域】
[0001]本发明涉及半导体制造领域，更具体地说，本发明涉及一种全包围栅极鳍形半导体器件制备方法。
【背景技术】
[0002]随着集成电路的发展，器件尺寸越来越小，集成度越来越高。随着半导体器件特征尺寸由于器件尺寸越来越小而不断减小，传统的平面半导体制造技术已经无法使用，非平面技术的半导体器件应运而生，例如绝缘体上硅，双栅，多栅等新工艺的应用。
[0003]目前鳍式场效应管在小尺寸领域被广发使用，而具有全包围栅极(gate-all-around)结构的半导体器件由于在器件性能及能有效抑制短沟道效应(shortchannel effect)的特殊性能，正是半导体业界所追求的。由于器件沟道被栅极包围，所以器件漏场的影响也被消除，有效抑制了器件的漏电及穿通问题。由于全包围栅极悬空于底部衬底，因此全包围栅极器件的制造工艺较为复杂。
【发明内容】
[0004]本发明所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种全包围栅极鳍形半导体器件制备方法，能够形成全包围的金属栅极结构，在鳍式场效应管结构中有效地抑制了短沟道效应，漏场和穿通等问题，提高了器件性能。
[0005]为了实现上述技术目的，根据本发明，提供了一种全包围栅极鳍形半导体器件制备方法，包括:
[0006]第一步骤，提供衬底，在所述衬底上形成具有翅片结构硅基体，该翅片结构硅基体包含源极结构、漏极结构以及位于所述源极结构和漏极结构之间的鳍形沟道结构；
[0007]第二步骤，形成氧化物层以覆盖半导体基体，将氧化物层化学机械磨平露出鳍形沟道结构；
[0008]第三步骤，对露出的鳍形沟道结构进行掺杂外延以在鳍形沟道结构上形成外延层；
[0009]第四步骤，利用外延层部分地去除氧化物层，以减薄氧化物层；
[0010]第五步骤，部分地蚀刻掉由于氧化物层的减薄而暴露的鳍形沟道结构，使得外延层成为悬空于衬底上方的沟道结构。
[0011]优选地，所述全包围栅极鳍形半导体器件制备方法还包括第六步骤，在作为沟道结构的外延层的外周依次沉积高介电常数材料层和金属材料层。
[0012]优选地，所述全包围栅极鳍形半导体器件制备方法还包括第六步骤，在作为沟道结构的外延层的外周依次沉氧化层和沉积多晶硅。
[0013]优选地，所述翅片结构硅基体由单晶硅构成。
[0014]优选地，所述翅片结构硅基体由锗硅或碳硅构成。
[0015]优选地，在第六步骤，通过原子层沉积高介电常数材料层。
[0016]优选地，在第六步骤，通过派射沉积金属材料层。
[0017]优选地，所述氧化物层的材料为氧化物硅。
[0018]优选地，在第二步骤中，通过化学气相沉积形成所述氧化物层。
[0019]优选地，外延层的掺杂类型是锗掺杂或碳掺杂。
[0020]本发明提供了一种能够实现全包围栅极的悬空栅极鳍形半导体器件制备方法。而且，本发明在鳍式场效应管结构中有效地抑制了短沟道效应、漏场和穿通等问题，提高了器件性能。
【附图说明】
[0021]结合附图，并通过参考下面的详细描述，将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征，其中:
[0022]图1和图2示意性地示出了根据本发明优选实施例的全包围栅极鳍形半导体器件制备方法的第一步骤。
[0023]图3示意性地示出了根据本发明优选实施例的全包围栅极鳍形半导体器件制备方法的第二步骤。
[0024]图4示意性地示出了根据本发明优选实施例的全包围栅极鳍形半导体器件制备方法的第三步骤。
[0025]图5示意性地示出了根据本发明优选实施例的全包围栅极鳍形半导体器件制备方法的第四步骤。
[0026]图6示意性地示出了根据本发明优选实施例的全包围栅极鳍形半导体器件制备方法的第五步骤。
[0027]图7和图8示意性地示出了根据本发明优选实施例的全包围栅极鳍形半导体器件制备方法的第六步骤。
[0028]需要说明的是，附图用于说明本发明，而非限制本发明。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。
【具体实施方式】
[0029]为了使本发明的内容更加清楚和易懂，下面结合具体实施例和附图对本发明的内容进行详细描述。
[0030]图1至图8示意性地示出了根据本发明优选实施例的全包围栅极鳍形半导体器件制备方法的各个步骤。
[0031]如图1至图8所示，根据本发明优选实施例的全包围栅极鳍形半导体器件制备方法包括:
[0032]如图1的立体图和图2沿图1所示的虚线平面截取的截面图所示，第一步骤，其中提供衬底100，在所述衬底100上形成具有翅片结构硅基体，该翅片结构硅基体包含源极结构10、漏极结构20以及位于所述源极结构和漏极结构之间的鳍形沟道结构30 ;
[0033]如图3所示，第二步骤，其中形成氧化物层40以覆盖半导体基体，将氧化物层化学机械磨平露出鳍形沟道结构30 ；
[0034]如图4所示，第三步骤，其中对露出的鳍形沟道结构30进行掺杂外延以在鳍形沟道结构30上形成外延层50 ;
[0035]如图5所示，第四步骤，其中利用外延层50部分地去除氧化物层，以减薄氧化物层40 ；
[0036]如图6所示，第五步骤，其中部分地蚀刻掉由于氧化物层40的减薄而暴露的鳍形沟道结构30，使得外延层50成为悬空于衬底上方的沟道结构；
[0037]如图7的截面图和图8的立体图所示，第六步骤，其中在作为沟道结构的外延层50的外周依次沉积高介电常数材料层60和金属材料层70。
[0038]优选地，所述翅片结构硅基体由单晶硅构成，但是也可以是锗硅，碳硅等。
[0039]在第六步骤，可以通过原子层沉积高介电常数材料层60。
[0040]在第六步骤，可以通过溅射沉积金属材料层70。
[0041 ] 优选地，所述氧化物层40的材料为氧化物硅。
[0042]优选地，在第二步骤中，通过化学气相沉积形成所述氧化物层40。
[0043]优选地，外延层50的掺杂类型是锗掺杂也可以是碳掺杂。
[0044]优选地，在第五步骤其中通过湿法蚀刻鳍形沟道结构30。
[0045]而且，本发明并非一定要采用金属栅极，也可以采用氧化工艺或者原位水汽生成工艺(ISSG)等工艺在沟道外侧形成氧化层，沉积多晶硅作为栅极。
[0046]本发明提供了一种能够实现全包围栅极的悬空栅极鳍形半导体器件制备方法。而且，本发明在鳍式场效应管结构中有效地抑制了短沟道效应、漏场和穿通等问题，提高了器件性能。
[0047]此外，需要说明的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
[0048]可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
【主权项】
1.一种全包围栅极鳍形半导体器件制备方法，其特征在于包括: 第一步骤，提供衬底，在所述衬底上形成具有翅片结构硅基体，该翅片结构硅基体包含源极结构、漏极结构以及位于所述源极结构和漏极结构之间的鳍形沟道结构； 第二步骤，形成氧化物层以覆盖半导体基体，将氧化物层化学机械磨平露出鳍形沟道结构； 第三步骤，对露出的鳍形沟道结构进行掺杂外延以在鳍形沟道结构上形成外延层； 第四步骤，利用外延层部分地去除氧化物层，以减薄氧化物层； 第五步骤，部分地蚀刻掉由于氧化物层的减薄而暴露的鳍形沟道结构，使得外延层成为悬空于衬底上方的沟道结构。2.根据权利要求1所述的全包围栅极鳍形半导体器件制备方法，其特征在于还包括: 第六步骤，在作为沟道结构的外延层的外周依次沉积高介电常数材料层和金属材料层O3.根据权利要求1或2所述的全包围栅极鳍形半导体器件制备方法，其特征在于还包括: 第六步骤，在作为沟道结构的外延层的外周依次沉氧化层和沉积多晶硅。4.根据权利要求1或2所述的全包围栅极鳍形半导体器件制备方法，其特征在于，所述翅片结构硅基体由单晶硅构成。5.根据权利要求1或2所述的全包围栅极鳍形半导体器件制备方法，其特征在于，所述翅片结构硅基体由锗硅或碳硅构成。6.根据权利要求1或2所述的全包围栅极鳍形半导体器件制备方法，其特征在于，在第六步骤，通过原子层沉积高介电常数材料层。7.根据权利要求1或2所述的全包围栅极鳍形半导体器件制备方法，其特征在于，在第六步骤，通过溅射沉积金属材料层。8.根据权利要求1或2所述的全包围栅极鳍形半导体器件制备方法，其特征在于，所述氧化物层的材料为氧化物硅。9.根据权利要求1或2所述的全包围栅极鳍形半导体器件制备方法，其特征在于，在第二步骤中，通过化学气相沉积形成所述氧化物层。10.根据权利要求1或2所述的全包围栅极鳍形半导体器件制备方法，其特征在于，夕卜延层的掺杂类型是锗掺杂或碳掺杂。
【专利摘要】本发明提供了一种全包围栅极鳍形半导体器件制备方法，包括：第一步骤，提供衬底，在所述衬底上形成具有翅片结构硅基体，该翅片结构硅基体包含源极结构、漏极结构以及位于所述源极结构和漏极结构之间的鳍形沟道结构；形成氧化物层以覆盖半导体基体，将氧化物层化学机械磨平露出鳍形沟道结构；对露出的鳍形沟道结构进行掺杂外延以在鳍形沟道结构上形成外延层；利用外延层部分地去除氧化物层，以减薄氧化物层；部分地蚀刻掉由于氧化物层的减薄而暴露的鳍形沟道结构，使得外延层成为悬空于衬底上方的沟道结构；在作为沟道结构的外延层的外周依次沉积高介电常数材料层和金属材料层。
【IPC分类】H01L29/10, H01L21/336, H01L29/423
【公开号】CN104979216
【申请号】CN201510435443
【发明人】黄秋铭
【申请人】上海华力微电子有限公司
【公开日】2015年10月14日
【申请日】2015年7月22日