半导体器件及其制造方法
【专利说明】半导体器件及其制造方法
[0001]相关申请的交叉引用
[0002]2014年4月14日提交的日本专利申请2014-083003号的公开，包括说明书、附图和摘要，以引用的方式全部并入本文。
【背景技术】
[0003]本发明涉及一种半导体器件及其制造方法，并且可以适用于例如具有沟槽部的半导体器件及其制造方法。
[0004]存在一种具有通过在沟槽部中形成绝缘膜而获得的元件隔离结构的半导体器件，该沟槽部形成在作为半导体衬底的主表面的表面中。也存在一种具有通过在沟槽部中形成绝缘膜而获得的元件隔离(深沟槽隔离:DTI)结构的半导体器件，该沟槽部具有这样的纵横比(即沟槽部的深度与沟槽部的宽度之比)，该纵横比高达I或者更大。
[0005]日本专利特许公开2011-66067号(专利文件I)公开了一种半导体器件，其配备有形成在半导体衬底的主表面中以便在平面图中围绕形成在半导体衬底的主表面上的元件的沟槽、以及形成在该元件上和在该沟槽中的绝缘膜；以及一种制造该半导体器件的方法。根据在专利文件I中描述的技术，绝缘膜形成为覆盖元件的上部并且同时在沟槽中产生空间。
[0006]日本专利特许公开2013-222838号(专利文件2)和日本专利特许公开2011-151121号(专利文件3)公开了一种半导体器件，其配备有:具有按提及的顺序依次堆叠的支撑板、埋置绝缘膜和半导体层的半导体衬底；形成在半导体层的主表面中的沟槽；和形成在沟槽中的绝缘膜；以及，一种制造该半导体器件的方法。根据在专利文件2中描述的技术和在专利文件3中描述的技术，沟槽形成为在平面图中围绕形成在半导体层的主表面上的元件。根据在专利文件2中描述的技术，绝缘膜形成为覆盖元件的上部并且同时在沟槽中产生空间。
[0007][专利文件]
[0008][专利文件I]日本专利公开2011-66067号
[0009][专利文件2]日本专利公开2013-222838号
[0010][专利文件3]日本专利公开2011-151121号
【发明内容】
[0011]当绝缘膜形成在具有高纵横比的沟槽部中时，该沟槽部有时由例如通过化学汽相沉积(CVD)方法由氧化硅形成的绝缘膜封闭，同时在沟槽部中留出空间。在这种情况下，形成在沟槽部的上侧表面上的绝缘膜的厚度有可能大于形成在沟槽部的下侧表面上的绝缘膜的厚度。因此，通过在沟槽部的侧表面上形成绝缘膜，可以封闭沟槽部，同时在沟槽部中留出空间。当元件隔离是通过DTI结构在元件之间进行绝缘而实现时，相较于在其中不具有空间的沟槽部，在其中具有空间的沟槽部具有改进的元件隔离特性。
[0012]另一方面，当绝缘膜通过CVD由氧化硅膜形成时，难以精确地将封闭位置，即，留在沟槽部内部的空间的上端的高度位置，调节至理想高度位置。留在沟槽部内部的空间的封闭位置可以成为高于理想位置。
[0013]当空间的封闭位置变得高于理想位置时，在例如形成绝缘膜然后通过抛光将绝缘膜的表面平面化之时，绝缘膜的表面的高度位置变得低于空间的封闭位置，并且在稍后执行的清洗步骤中，抛光浆液可以进入从绝缘膜的表面暴露出来的空间，或者清洗液体可以进入该空间。已经进入空间的浆液或者清洗液体可以从空间被吹出并且变为异物。由此获得的半导体器件在其形状方面可能具有缺陷，因此具有恶化的性能。
[0014]其他问题和新颖特征将通过本文中的说明和对应附图而变得显而易见。
[0015]根据一个实施例，半导体器件具有:第一绝缘膜，其形成在半导体衬底的主表面上，并且包含硅和氧；以及第二绝缘膜，其形成在第一绝缘膜上。该半导体器件进一步具有:第一开口部，其穿通第二绝缘膜并且到达第一绝缘膜；第二开口部，其穿通第一绝缘膜的从第一开口部暴露出来的部分并且到达半导体衬底；以及沟槽部，其形成在半导体衬底的从第二开口部暴露出来的部分中。第二绝缘膜由与第一绝缘膜的材料不同的材料制成。第一开口部的开口宽度和第二开口部的第二开口宽度中的每一个均大于沟槽部的沟槽宽度。沟槽部用第三绝缘膜封闭，同时在沟槽部内部留出空间。
[0016]根据另一实施例，一种制造该半导体器件的方法包括:在半导体衬底的主表面上形成包含硅和氧的第一绝缘膜；在第一绝缘膜上形成第二绝缘膜；形成穿通第二绝缘膜并且到达第一绝缘膜的第一开口部；在于平面图中其中具有第一开口部的区域中，形成穿通第一绝缘膜并且到达半导体衬底的第二开口部；在半导体衬底的从第二开口部暴露出来的部分中，形成沟槽部；对第一绝缘膜的从第二开口部暴露出来的部分进行蚀刻，以便使第二开口部的第二开口宽度变宽，以便大于沟槽部的沟槽宽度；以及然后由第三绝缘膜封闭沟槽部，同时在沟槽部内部留出空间。
[0017]根据实施例，可以提供一种具有改进的性能的半导体器件。
【附图说明】
[0018]图1是示出了第一实施例的半导体器件的配置的平面图；
[0019]图2是示出了第一实施例的半导体器件的配置的部分剖面透视图；
[0020]图3是示出了第一实施例的半导体器件的配置的局部截面图；
[0021]图4是示出了第一实施例的半导体器件的配置的局部截面图；
[0022]图5是示出了第一实施例的半导体器件的制造步骤的一些制造步骤的制造过程流程图；
[0023]图6是示出了第一实施例的半导体器件的制造步骤的一些制造步骤的制造过程流程图；
[0024]图7是第一实施例的半导体器件在其制造步骤期间的局部截面图；
[0025]图8是第一实施例的半导体器件在其制造步骤期间的局部截面图；
[0026]图9是第一实施例的半导体器件在其制造步骤期间的局部截面图；
[0027]图10是第一实施例的半导体器件在其制造步骤期间的局部截面图；
[0028]图11是第一实施例的半导体器件在其制造步骤期间的局部截面图；
[0029]图12是第一实施例的半导体器件在其制造步骤期间的局部截面图；
[0030]图13是第一实施例的半导体器件在其制造步骤期间的局部截面图；
[0031]图14是第一实施例的半导体器件在其制造步骤期间的局部截面图；
[0032]图15是第一实施例的半导体器件在其制造步骤期间的局部截面图；
[0033]图16是第一实施例的半导体器件在其制造步骤期间的局部截面图；
[0034]图17是第一实施例的半导体器件在其制造步骤期间的局部截面图；
[0035]图18是第一实施例的半导体器件在其制造步骤期间的局部截面图；
[0036]图19是第一实施例的半导体器件在其制造步骤期间的局部截面图；
[0037]图20是第一实施例的半导体器件在其制造步骤期间的局部截面图；
[0038]图21是第一实施例的半导体器件在其制造步骤期间的局部截面图；
[0039]图22是第一实施例的半导体器件在其制造步骤期间的局部截面图；
[0040]图23是第一实施例的半导体器件在其制造步骤期间的局部截面图；
[0041]图24是第一实施例的半导体器件在其制造步骤期间的局部截面图；
[0042]图25是第一实施例的半导体器件在其制造步骤期间的局部截面图；
[0043]图26是第一实施例的半导体器件在其制造步骤期间的局部截面图；
[0044]图27是第一实施例的半导体器件在其制造步骤期间的局部截面图；
[0045]图28是第一实施例的半导体器件在其制造步骤期间的局部截面图；
[0046]图29是第一实施例的半导体器件在其制造步骤期间的局部截面图；
[0047]图30是第一实施例的半导体器件在其制造步骤期间的局部截面图；
[0048]图31是第一实施例的半导体器件在其制造步骤期间的局部截面图；
[0049]图32是对比示例的半导体器件在其制造步骤期间的局部截面图；
[0050]图33是对比示例的半导体器件在其制造步骤期间的局部截面图；
[0051]图34是对比示例的半导体器件在其制造步骤期间的局部截面图；
[0052]图35是示出了第二实施例的半导体器件的制造步骤的一些制造步骤的制造过程流程图；
[0053]图36是第二实施例的半导体器件在其制造步骤期间的局部截面图；
[0054]图37是第二实施例的半导体器件在其制造步骤期间的局部截面图；
[0055]图38是第二实施例的半导体器件在其制造步骤期间的局部截面图；
[0056]图39是第二实施例的半导体器件在其制造步骤期间的局部截面图；
[0057]图40是第二实施例的半导体器件在其制造步骤期间的局部截面图；
[0058]图41是第二实施例的半导体器件在其制造步骤期间的局部截面图；
[0059]图42是第二实施例的半导体器件在其制造步骤期间的局部截面图；
[0060]图43是第二实施例的第一修改示例的半导体器件在其制造步骤期间的局部截面图；以及
[0061]图44是第二实施例的第一修改示例的半导体器件在其制造步骤期间的局部截面图。
【具体实施方式】
[0062]在以下描述的各个实施例中，若出于方便起见必要，在将说明分成多个部分或者实施例之后对说明进行描述。这些部分或者实施例并不是互无关系的，除非另有明确说明，否则这些部分或者实施例中的一个部分或者实施例是另外的部分或者实施例的一部分或者整体的修改示例、细节、补充说明等。
[0063]在以下描述的各个实施例中，当提及元件的数目(包括数目、数值、数量、范围等)时，该数目不限于特定数目，而是可以多于或者少于该特定数目，除非是在特别指出的情况下或者从原理上明确限于特定数目的情况下。
[0064]进一步地，毋庸置疑，在以下描述的各个实施例中，构成部件(包括构成步骤等)并不一定是必不可少的，除非是在特别指出的情况下或者从原理上明确为必不可少的情况下。相似地，在以下描述的各个实施例中，当提及构成部件的形状、位置关系等时，也包含基本上与之接近或者类似的形状、位置关系等，除非是在特别指出的情况下或者在从理论上明确不成立的情况下。这也适用于上述数值和范围。
[0065]在下文中将基于附图对各个实施例进行详细描述。在用于描述各个实施例的所有附图中，相同的附图标记表示相同功能的构件，并且省略了重复的说明。在以下描述的各个实施例中，原则上不再重复针对相同或者相似部分的说明，除非另有特别需要。
[0066]在以下各个实施例中将使用的附图中，即使在截面图中有时也不绘制影线以方便对其的理解。
[0067](第一实施例)〈半导体器件的配置>
[0068]首先，将对第一实施例的半导体器件的配置进行描述。图1是示出了第一实施例的半导体器件的配置的平面图。图2是第一实施例的半导体器件的配置的部分剖面透视图。图3和图4是示出了第一实施例的半导体器件的配置的局部截面图。图4是示出了在DTI结构周围的配置的放大截面图。
[0069]为了方便理解，图4示出了形成为接近一个η沟道MISFETQN的DTI结构DS的示例。然而，如图3所示，该DTI结构DS也可以形成在LDMOSFETQH与ρ沟道MISFETQP之间或者可以形成为接近各种其他元件。
[0070]从图4省略了在绝缘膜IFT上方的部分，以方便对该附图的理解。
[0071]如图1所示，第一实施例的半导体器件是BiC-DMOS (双极互补双扩散金属氧化物半导体)半导体芯片CHP。半导体芯片CHP具有，例如，半导体衬底SUB、输出驱动器部HV和逻辑部LG。输出驱动器部HV包括形成在半导体衬底SUB上的高击穿电压MOS晶体管。逻辑部LG包括形成在半导体衬底SUB上的低击穿电压CMOS (互补金属氧化硅半导体)晶体管。如稍后将参考图3描述的，其中待形成有高击穿电压MOS晶体管的区域称为“高击穿电压MOS区域HMA”，而其中待形成有低击穿电压MOS晶体管的区域称为“低击穿电压MOS区域 LMA
[0072]在第一实施例中，将对作为高击穿电压MOS晶体管的横向扩散MOSFET (横向扩散金属氧化物半导体场效应晶体管；LDM0SFET)的形成示例进行描述。在第一实施例中，将对作为低击穿电压MOS晶体管的由ρ沟道MISFET (金属绝缘体半导体场效应晶体管)和η沟道MISFET组成的CMOS晶体管的形成示例进行描述。
[0073]在本文中使用的术语“M0SFET”或者“LDM0SFET”不仅包含具有作为其栅极绝缘膜的氧化物膜的MISFET，还包含具有除了氧化物膜之外的作为其栅极绝缘膜的绝缘膜的MISFETo
[0074]如图2所示，在输出驱动器部HV中，其中待形成有高击穿电压MOS晶体管的高击穿电压MOS区域HMA，在平面图中由被包括在DTI结构中的沟槽结构TS围绕。沟槽结构TS形成在半导体衬底SUB的作为主表面的表面中。虽然在图2中未示出，但是在逻辑部LG中，其中待形成有低击穿电压MOS晶体管的低击穿电压MOS区域LMA (参考图3)，在平面图中可以由配置成DTI结构的沟槽结构TS围绕。
[0075]在本文中使用的术语“在平面图中”是指从垂直于半导体衬底SUB的作为主表面的表面的方向看的视图。
[0076]如图3所示，第一实施例的半导体器件具有半导体衬底SUB，该半导体衬底SUB具有高击穿电压MOS区域HMA、低击穿电压MOS区域LMA、和在高击穿电压MOS区域HMA与低击穿电压MOS区域LMA之间的DTI区域DTA。半导体衬底SUB由例如ρ型单晶硅(Si)制成。在DTI区域(DTA)中，半导体衬底SUB具有在半导体衬底的作为主表面的表面中的沟槽结构TS。沟槽结构TS在其中具有绝缘膜IFT。沟槽结构TS和绝缘膜IFT配置成DTI结构DS0
[0077]绝缘膜IFT包括绝缘膜IFl和IF2。其中，绝缘膜IFl形成在沟槽结构TS外部，而绝缘膜IF2形成在沟槽结构TS内部。因此，沟槽结构TS和绝缘膜IF2配置成DTI结构DSo图3示出了作为绝缘膜IFT的作为一个整体的绝缘膜IFl和绝缘膜IF2。
[0078]如图3所示，在高击穿电压MOS区域HMA和低击穿电压MOS区域LMA中，半导体衬底SUB在作为其主表面的表面的一侧具有η型埋置区域NBR，并且该η型埋置区域NBR在其上具有P—型外延层ΕΡ。
[0079]在高击穿电压MOS区域ΗΜΑ、低击穿电压MOS区域LMA JPDTI区域DTA中，半导体衬底SUB在作为其主表面的表面上，即，在p—型外延层EP的表面上，具有作为元件隔离区域TR的绝缘膜。作为元件隔离区域IR的该绝缘膜包含硅和氧。作为元件隔离区域IR的绝缘膜与稍后将描述的半导体元件诸如各个MOS晶体管彼此电隔离。
[0080]作为元件隔离区域IR的绝缘膜优选由氧化硅膜制成。这方便在由例如P型单晶硅制成的半导体衬底SUB的表面上形成具有高绝缘性质的绝缘膜。
[0081]在DTI区域DTA中，形成在半导体衬底SUB的表面上的作为元件隔离区域IR的绝缘膜，将在下文中称为“绝缘膜IR1”。
[0082]在高击穿电压MOS区域HMA中，p—型外延层EP在其表面上具有，换言之，半导体衬底SUB在其表面上具有，作为高击穿电压MOS晶体管的LDMOSFETQH。LDMOSFETQH具有:P—型外延层EP、p型阱区域PWH、n +型源极区域NSH、n型偏置漏极区域N0DH、n +型漏极区域NDH、栅极绝缘膜GI和栅极电极GE。
[0083]LDM0SFET经由轻掺杂偏置漏极区域在其漏极侧具有重掺杂区域，从而使得其具有能够确保高漏极击穿电压的结构。在n+型漏极区域NDH中的η型杂质浓度因此高于在η型偏置漏极区域NODH中的η型杂质浓度。LDMOSFETQH的栅极电极GE，将在下文中称为“栅极电极GH