六所提供的半导体器件的背面结构及T1-1GBT的结构图。
【具体实施方式】
[0034]正如【背景技术】所述，现有技术中通过增加集电区132的宽度来减轻回跳现象，导致器件工作时电流分布均匀性很差，最终导致器件的抗短路能力和功率循环能力较差。
[0035]现有技术中之所以通过增加集电区132的宽度来减轻回跳现象，是由于回跳现象的产生原理。如图2所示，在器件导通初期，器件是单极导通的，其工作在VDMOS模式。电子e从沟道注入N_漂移区12，几乎垂直流向集电极，当流入到N+缓冲层131附近后，电子汇集到N+短路区133后流出器件。在集电区132上方，电子是横向传输到短路区133的，这样引起从集电区132边缘到集电区132中央电势逐渐下降，该电势与集电区132的电势决定了集电结是否开启。起初电子电流密度很小，如图2中的(A)所示，所产生的压降不足以使集电结开启，集电结两侧电势处处小于其内建电势(即Vmg〈Vmf〈Vme〈Vmd〈VmcXVmb〈Vma〈0.7V)，此时没有空穴注入，也即没有发生电导调制，故导通压降很大。随着集电极与发射极之间的电压Vra增加，电子电流密度增加，集电结正向偏压增加，如图3中的(B)所示，直至集电结部分导通(如了乂^-^吣^^夂部分集电区132开始向漂移区12注入空穴，电导调制开始，导通压降大幅下降，此时器件进入IGBT模式，这就是回跳现象的产生过程。
[0036]器件产生回跳现象的1-V特性曲线如图3所示，图中横轴表示集电极与发射极之间的电SVra，纵轴表示电子电流ICE。可见，在器件导通初期，电子电流密度很小，Vra很大，当Vce大于Vp时，Vce会陡降，电流密度则陡增，1-V特性曲线上出现了一大段负阻区，产生回跳。
[0037]从上述回跳现象的产生原理来看，增大集电区132上方的横向电阻(即R_t)可以减小回跳产生所需的触发电压或电流密度。现有技术通过增加集电区132的宽度的方式增大R_t，实现减轻回跳的目的。发明人研究发现，增加集电区132的宽度，使得器件集电极结构13 (元胞)尺寸非常大。如果要完全避免回跳现象的产生，集电区132的宽度需要上百微米，而MOS结构11 (元胞)的尺寸通常只有几微米，这样会使MOS元胞的尺寸与集电极元胞的尺寸相差近两个量级，如图4所示，造成器件在工作时各MOS元胞电流不同。当T1-1GBT工作于IGBT模式时，集电区132上方的MOS元胞的电流密度大于短路区133上方的MOS元胞的电流密度；而当T1-1GBT工作于VDMOS模式时，集电区132上方的MOS元胞的电流密度小于短路区133上方的MOS元胞的电流密度。这种电流分布的不均匀性一方面会导致器件的抗短路能力较差，另一方面会导致芯片温度场的不均匀，影响器件的功率循环能力。
[0038]基于此，本发明提供了一种半导体器件的集电极结构，所述集电极结构形成于所述半导体器件的漂移区的一侧，包括:与所述漂移区的掺杂类型相反的集电区；与所述漂移区的掺杂类型相同的短路区，所述短路区与集电区相互隔离；形成于所述集电区与所述短路区背离所述漂移区一侧的集电极；覆盖所述集电区与短路区之间的集电极的绝缘体，所述绝缘体背离所述漂移区一侧的表面与所述集电区和短路区之间的集电极的表面相接触，所述绝缘体朝向所述漂移区一侧的表面与所述漂移区的表面相接触，且所述绝缘体可以与所述集电区和短路区的部分相接触。
[0039]本发明所提供的集电极结构，通过将集电区与短路区相互隔离，并将绝缘体设置于二者相互隔离的区域处，使从集电区上方传输至短路区的电子电流的传导路径为集电极上方一绝缘体上方一短路区上方，最终通过短路区进入集电极，有效增大了 R_t，从而抑制了回跳现象的产生。且本发明所提供的集电极结构应用于半导体器件中，使器件采用很小尺寸的集电极结构即可完全抑制回跳现象，保证了器件工作过程中电流分布较高的均匀性，从而提高了器件的抗短路能力和功率循环能力。
[0040]以上是本发明的核心思想，为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的【具体实施方式】做详细的说明。
[0041]在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
[0042]其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
[0043]实施例一
[0044]基于本发明的核心思想，本实施例提供了一种半导体器件的集电极结构，该集电极结构的绝缘体设置于集电区和短路区背离漂移区的一侧。
[0045]具体的，本实施例所提供的集电极结构如图5所示，包括:
[0046]形成于漂移区52表面内的缓冲层，所述缓冲层的掺杂类型与漂移区52的掺杂类型相同，缓冲层包括:第一缓冲层531和第二缓冲层532，所述第一缓冲层531与第二缓冲层532相互隔尚；
[0047]形成于第一缓冲层531表面内的集电区533，集电区533背向漂移区52 —侧之外的其它表面被第一缓冲层531覆盖，集电区533的掺杂类型与漂移区52的掺杂类型相反；
[0048]形成于第二缓冲层532表面内的短路区534，短路区534背向漂移区52 —侧之外的其它表面被第二缓冲层532覆盖，短路区534的掺杂类型与漂移区52的掺杂类型相同，短路区534与集电区533相互隔离；
[0049]覆盖集电区533与短路区534之间的集电极的绝缘体535，所述绝缘体535背离漂移区52 —侧的表面与集电区533和短路区534之间的集电极的表面相接触，所述绝缘体535朝向漂移区52 —侧的表面与漂移区52的表面相接触，且所述绝缘体535与集电区533和短路区534均相接触；
[0050]覆盖在集电区533、短路区534和绝缘体535背离漂移区52 —侧的表面上的集电极 536。
[0051]其中，绝缘体535的材料为绝缘材料，优选为Si02、Si3N4或S1N等。
[0052]本实施例中，在器件导通初期，器件工作于VDMOS模式下，电子从沟道注入漂移区52，几乎垂直流向集电极536，在集电区533上方的电子的传导路径为:集电区533上方一绝缘体535上方一短路区534上方，即集电区533上方的电子电流先后流经凡、R2和R3三个电阻,R1为包裹集电区533的第一缓冲层531的分布电阻，R2为第一缓冲层531和第二缓冲层532之间的半导体的分布电阻，R3为包裹短路区534的第二缓冲层532分布电阻。由于R0?=?+?+?，第一缓冲层531和第二缓冲层532之间的半导体与漂移区52同样为低掺杂区，R2很大，因此R_t很大，使得集电区533的宽度减小到几十微米都没有回跳现象出现，即实现了在不增加集电区533尺寸的基础上抑制回跳现象。
[0053]需要说明的是，本实施例中通过在集电区533与短路区534之间的设置绝缘体535,—方面由于电子在流过第一缓冲层531后,沿第一缓冲层531从集电极536传输至第二缓冲层532，使电子的传导路径确定为集电区533上方一绝缘体535上方一短路区534上方，以顺利增大电子电流的传导电阻(即R_t)，使器件在导通初期尽快进入IGBT工作模式，另一方面由于缓冲层的存在，器件的漂移区52的厚度较薄，绝缘体535的设置可有效避免器件在承受耐压时耗尽层达到集电区533与短路区534之间的集电极而发生穿通击穿。
[0054]发明人经过大量实验发现，采用本实施例所提供的结构，集电极元胞能够从原来的几百微米减小为几十微米，使集电极元胞与MOS元胞的尺寸差距缩小了 I?2个量级。由于集电区533的宽度相对于现有技术大大减小，因此本实施例中的集电极元胞的尺寸与MOS元胞的尺寸的差距得到极大缩小，从而提高了器件MOS结构的电流均匀性。当器件工作时，不同