半导体器件的集电极结构及ti-igbt的制作方法
【技术领域】
[0001]本发明涉及半导体技术领域，更具体地说，涉及一种半导体器件的集电极结构及T1-1GBT0
【背景技术】
[0002]T1-1GBT (Triple Mode Integrate-1nsulated Gate Bipolar Transistor,三模式集成绝缘栅型双极晶体管)是一种将传统的VDMOS (Vertical Double Diffused MetalOxide Semiconductor Field Effect Transistor,垂直双扩散金属氧化物半导体场效应晶体管)、IGBT (Insulated Gate Bipolar Transistor,绝缘栅型双极晶体管)和 FRD (FastRecovery D1de,快恢复二极管)三种器件的结构和功能集成为一体的半导体器件。
[0003]以N沟道T1-1GBT为例，T1-1GBT的结构如图1所示，包括:相对的MOS (MetalOxide Semiconductor,金属氧化物半导体)结构11与集电极结构13,及位于MOS结构11与集电极结构13之间的N— (N型轻掺杂)漂移区12。其中，MOS结构11包括:位于漂移区12表面内的P_ (P型轻掺杂)阱区111和P+ (P型重掺杂)深阱区112 ;位于阱区111表面内的N+(N型重掺杂)发射区113 ;位于阱区111和发射区113上的栅氧化层114 ;位于栅氧化层114上的栅极G ;位于深阱区112和部分发射区113上的发射极E。集电极结构13包括:位于漂移区12背离MOS结构11的一侧的N+缓冲层131 ;位于缓冲层131上的P+集电区132和N+短路区133 ;覆盖在集电区132和短路区133上的集电极C。
[0004]从上述结构可知，T1-1GBT的MOS结构11与传统的VDM0S、IGBT等器件的MOS结构相似，集电极结构13则综合了 VDMOS和IGBT集电极结构的特点，既有N型区域，又有P型区域，因此，T1-1GBT具有VDMOS和IGBT各自的优点，既有较快的关断速度，又有较低的导通压降。并且，T1-1GBT可以双向导通电流，可以在很多的应用场合中不必反向并联FRD，即T1-1GBT集成有FRD的功能。
[0005]T1-1GBT虽然相对于传统的半导体器件具有性能和成本上的诸多优势，但是也存在一些缺点，最主要的就是回跳现象。回跳现象是指在T1-1GBT导通初期，电流密度很小，集电极与发射极之间的电压很大，但当Vra大于一个特定值Vp时，Vce会陡降，电流密度则陡增。当多个T1-1GBT芯片并联工作时，回跳现象会导致这些芯片无法均流，电流会集中在首先发生回跳的芯片上，从而会将芯片逐个烧毁。因此，T1-1GBT在设计时要极力避免回跳现象，否则器件无法正常工作。
[0006]传统T1-1GBT通过增加集电区132的宽度来消除回跳现象。但是，这种方法会导致器件工作时内部电流分布均匀性较差，从而导致器件的抗短路能力和功率循环能力较差。
【发明内容】
[0007]本发明提供了一种半导体器件的集电极结构及T1-1GBT，以在不影响半导体器件的抗短路能力和功率循环能力的基础上，减轻器件的回跳现象。
[0008]为实现上述目的，本发明提供了如下技术方案:
[0009]一种半导体器件的集电极结构，所述集电极结构形成于所述半导体器件的漂移区的一侧，包括:与所述漂移区的掺杂类型相反的集电区；与所述漂移区的掺杂类型相同的短路区，所述短路区与集电区相互隔离；形成于所述集电区与所述短路区背离所述漂移区一侧的集电极；覆盖所述集电区与短路区之间的集电极的绝缘体，所述绝缘体背离所述漂移区一侧的表面与所述集电区和短路区之间的集电极相接触，所述绝缘体朝向所述漂移区一侧的表面与所述漂移区相接触，且所述绝缘体与所述集电区和短路区均相接触；与所述漂移区的掺杂类型相反的浮空区，所述浮空区的结深大于所述短路区的结深，所述浮空区覆盖所述短路区靠近所述集电区一端的表面，不覆盖所述短路区远离所述集电区一端的表面，且所述浮空区与所述绝缘体和漂移区均相接触。
[0010]优选的，所述绝缘体位于所述集电区和短路区背离所述漂移区的一侧；所述浮空区包括:位于所述集电区与短路区之间的部分和位于所述短路区朝向所述漂移区一侧的部分。
[0011]优选的，所述绝缘体填充于所述集电区和短路区之间的间隔区域，且所述绝缘体的厚度大于或等于所述集电区和短路区的厚度；所述浮空区位于所述短路区朝向所述漂移区的一侧。
[0012]优选的，所述半导体器件的集电极结构还包括:形成于所述漂移区表面内的缓冲层，所述缓冲层的掺杂类型与所述漂移区的掺杂类型相同。
[0013]优选的，所述缓冲层覆盖所述集电区朝向所述漂移区一侧的表面。
[0014]优选的，当所述绝缘体填充于所述集电区和短路区之间的间隔区域时，所述绝缘体的厚度大于或等于所述集电区与所述缓冲层的厚度之和。
[0015]优选的，所述缓冲层包括:第一缓冲层和第二缓冲层，所述第一缓冲层覆盖所述集电区朝向所述漂移区一侧的表面，所述第二缓冲层覆盖所述短路区朝向所述漂移区一侧的表面，且所述第一缓冲层与第二缓冲层相互隔离。
[0016]优选的，当所述绝缘体填充于所述集电区和短路区之间的间隔区域时，所述绝缘体的厚度大于或等于所述集电区与第一缓冲层的厚度之和，且大于或等于所述短路区与第二缓冲层的厚度之和，所述第二缓冲层的结深小于所述浮空区的结深。
[0017]优选的,所述绝缘体的材料为Si02、Si3N4或S1N。
[0018]本发明还提供了一种T1-1GBT，包括以上任一项所述的半导体器件的集电极结构。
[0019]优选的，所述T1-1GBT包括:位于所述漂移区背离所述集电极结构一侧的MOS结构。
[0020]优选的，所述T1-1GBT为N沟道T1-1GBT或P沟道T1-1GBT。
[0021]与现有技术相比，本发明所提供的技术方案至少具有以下优点:
[0022]本发明所提供的半导体器件的背面结构及T1-1GBT中，背面结构包括:集电区、短路区、集电极、绝缘体和浮空区，通过将集电区与短路区相互隔离，将绝缘体设置于二者相互隔离的区域处，使绝缘体隔绝集电极与集电区和短路区之间的半导体，并将与漂移区掺杂类型相反的浮空区设置在短路区靠近集电区一端的上方，使浮空区在短路区远离集电区的一端的上方断开，以为电子电流汇集于短路区留下通路，从而使得从集电区上方传输至短路区的电子电流的传导路径为集电极上方一浮空区上方，最终汇集于短路区，电子电流在传导过程中所经过的区域绝大部分为轻掺杂的漂移区。由于漂移区的电阻较大，因此保证了本发明所提供的集电极结构从集电区上方传输至短路区的电子电流具有较大的传导电阻，有效抑制了回跳现象的产生。且本发明所提供的T1-1GBT，其集电极结构中相互隔离的集电区与短路区及绝缘体和浮空区的设置决定了集电极结构的尺寸能够得到大幅缩减，使集电极结构与MOS结构的尺寸差距大大减小，从而提高了使器件工作过程中电流分布的均匀性，实现了在不影响器件的抗短路能力和功率循环能力的基础上消除器件回跳现象的目的。
【附图说明】
[0023]为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0024]图1为现有技术中T1-1GBT单个元胞的结构图；
[0025]图2为半导体器件产生回跳现象的原理图；
[0026]图3为半导体器件产生回跳现象的1-V曲线图；
[0027]图4为现有技术中T1-1GBT多个元胞的结构图；
[0028]图5为本发明实施例一所提供的半导体器件的背面结构及T1-1GBT的结构图；
[0029]图6为本发明实施例二所提供的半导体器件的背面结构及T1-1GBT的结构图；
[0030]图7为本发明实施例三所提供的半导体器件的背面结构及T1-1GBT的结构图；
[0031]图8为本发明实施例四所提供的半导体器件的背面结构及T1-1GBT的结构图；
[0032]图9为本发明实施例五所提供的半导体器件的背面结构及T1-1GBT的结构图；
[0033]图10为本发明实施例六所提供的半导体器件的背面结构及T1-1GBT的结构图。
【具体实施方式】
[0034]正如【背景技术】所述，现有技术中通过增加集电区132的宽度来减轻回跳现象，导致器件工作时电流分布均匀性很差，最终导致器件的抗短路能力和功率循环能力较差。
[0035]现有技术中之所以通过增加集电区132的宽度来减轻回跳现象，是由于回跳现象的产生原理。如图2所示，在器件导通初期，器件是单极导通的，其工作在VDMOS模式。电子e从沟道注入N_漂移区12，几乎垂直流向集电极，当流入到N+缓冲层131附近后，电子汇集到N+短路区133后流出器件。在集电区132上方，电子是横向传输到短路区133的，这样引起从集电区132边缘到集电区132中央电势逐渐下降，该电势与集电区132的电势决定了集电结是否开启。起初电子电流密度很小，如图2中的(A)所示，所产生的压降不足以使集电结开启，集电结两侧电势处处小于其内建电势(即Vmg〈Vmf〈Vme〈Vmd〈VmcXVmb〈Vma〈0.7V)，此时没有空穴注入，也即没有发生电导调制，故导通压降很大。随着集电极与发射极之间的电压Vr