a增加，电子电流密度增加，集电结正向偏压增加，如图3中的(B)所示，直至集电结部分导通(如=KVmZVn^VmZ0.7￥〈￥111。〈￥1111^1^)，部分集电区132开始向漂移区12注入空穴，电导调制开始，导通压降大幅下降，此时器件进入IGBT模式，这就是回跳现象的产生过程。
[0036]器件产生回跳现象的1-V特性曲线如图3所示，图中横轴表示集电极与发射极之间的电SVra，纵轴表示电子电流ICE。可见，在器件导通初期，电子电流密度很小，Vra很大，当Vce大于Vp时，Vce会陡降，电流密度则陡增，1-V特性曲线上出现了一大段负阻区，产生回跳。
[0037]从上述回跳现象的产生原理来看，增大集电区132上方的横向电阻(即R_t)可以减小回跳产生所需的触发电压或电流密度。现有技术通过增加集电区132的宽度的方式增大R_t，实现减轻回跳的目的。发明人研究发现，增加集电区132的宽度，使得器件集电极结构13 (元胞)尺寸非常大。如果要完全避免回跳现象的产生，集电区132的宽度需要上百微米，而MOS结构11 (元胞)的尺寸通常只有几微米，这样会使MOS元胞的尺寸与集电极元胞的尺寸相差近两个量级，如图4所示，造成器件在工作时各MOS元胞电流不同。当T1-1GBT工作于IGBT模式时，集电区132上方的MOS元胞的电流密度大于短路区133上方的MOS元胞的电流密度；而当T1-1GBT工作于VDMOS模式时，集电区132上方的MOS元胞的电流密度小于短路区133上方的MOS元胞的电流密度。这种电流分布的不均匀性一方面会导致器件的抗短路能力较差，另一方面会导致芯片温度场的不均匀，影响器件的功率循环能力。
[0038]基于此，本发明提供了一种半导体器件的集电极结构，所述集电极结构形成于所述半导体器件的漂移区的一侧，包括:与所述漂移区的掺杂类型相反的集电区；与所述漂移区的掺杂类型相同的短路区，所述短路区与集电区相互隔离；形成于所述集电区与所述短路区背离所述漂移区一侧的集电极；覆盖所述集电区与短路区之间的集电极的绝缘体，所述绝缘体背离所述漂移区一侧的表面与所述集电区和短路区之间的集电极相接触，所述绝缘体朝向所述漂移区一侧的表面与所述漂移区相接触，且所述绝缘体与所述集电区和短路区均相接触；与所述漂移区的掺杂类型相反的浮空区，所述浮空区的结深大于所述短路区的结深，所述浮空区覆盖所述短路区靠近所述集电区一端的表面，不覆盖所述短路区远离所述集电区一端的表面，且所述浮空区与所述绝缘体和漂移区均相接触。
[0039]本发明所提供的集电极结构，通过将集电区与短路区相互隔离，并将绝缘体设置于二者相互隔离的区域处，以隔绝集电极与集电区和短路区之间的半导体，并将与漂移区掺杂类型相反的浮空区设置在短路区靠近集电区一端的上方，使浮空区在短路区远离集电区的一端的上方断开，以为电子电流汇集于短路区留下通路，使得从集电区上方传输至短路区的电子电流的传导路径为集电极上方一浮空区上方，最终汇集于短路区，从而使电子电流在传导过程中所经过的区域绝大部分为电阻率很大的漂移区，有效抑制了回跳现象的产生。且本发明所提供的集电极结构应用于半导体器件中，其相互隔离的集电区与短路区及绝缘体和浮空区的设置决定了无需增大自身宽度就能保证较大的R_t，使集电极结构与MOS结构的尺寸差距缩小，保证了器件工作过程中电流分布较高的均匀性，从而实现了在不影响器件的抗短路能力和功率循环能力的基础上避免回跳现象的目的。
[0040]以上是本发明的核心思想，为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的【具体实施方式】做详细的说明。
[0041]在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
[0042]其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
[0043]实施例一
[0044]基于本发明的核心思想，本实施例提供了一种半导体器件的集电极结构，该集电极结构的绝缘体设置于集电区和短路区背离漂移区的一侧，浮空区包括位于集电区与短路区之间的部分和位于短路区朝向漂移区一侧的部分。
[0045]具体的，本实施例所提供的集电极结构如图5所示，包括:
[0046]形成于漂移区52表面内的缓冲层，所述缓冲层的掺杂类型与漂移区52的掺杂类型相同，缓冲层包括:第一缓冲层531和第二缓冲层532，所述第一缓冲层531与第二缓冲层532相互隔尚；
[0047]形成于第一缓冲层531表面内的集电区533,集电区533朝向漂移区52 —侧的表面被第一缓冲层531覆盖，集电区533的掺杂类型与漂移区52的掺杂类型相反；
[0048]形成于第二缓冲层532表面内的短路区534,短路区534朝向漂移区52 —侧的表面被第二缓冲层532覆盖，短路区534的掺杂类型与漂移区52的掺杂类型相同，短路区534与集电区533相互隔离；
[0049]覆盖集电区533与短路区534之间的集电极的绝缘体535，所述绝缘体535背离漂移区52 —侧的表面与集电区533和短路区534之间的集电极的表面相接触，所述绝缘体535朝向漂移区52 —侧的表面与漂移区52的表面相接触，且所述绝缘体535与集电区533和短路区534均相接触；
[0050]形成于漂移区52表面内的浮空区537，所述浮空区537的掺杂类型与漂移区52的掺杂类型相反，结深大于第二缓冲层532的结深，浮空区537包括:位于集电区533与短路区534之间的部分和位于短路区534朝向漂移区52 —侧的部分，浮空区537覆盖短路区534靠近集电区533 —端的表面，不覆盖短路区534远离集电区533 —端的表面，浮空区537与绝缘体535和漂移区52均相接触。
[0051]覆盖在集电区533、短路区534和绝缘体535背离漂移区52 —侧的表面上的集电极 536。
[0052]其中，绝缘体535的材料为绝缘材料，优选为Si02、Si3N4或S1N等。
[0053]需要说明的是，本实施例中在集电区533与短路区534之间设置绝缘体的作用一方面是避免电子沿第一缓冲层531传导至集电极536，在集电极536位于集电区531与短路区532之间相互隔离的区域的表面流动，使电子在绝缘体535上方的漂移区52中流动；另一方面是由于缓冲层的存在，器件的漂移区52的厚度一般会设置的较薄，绝缘体535的设置可有效避免器件在集电区533与短路区534之间的隔离区域处被击穿。在短路区534的上方设置与漂移区52掺杂类型相反的浮空区的目的一方面是阻挡电子从第二缓冲层532中传输至短路区534，使电子避开浮空区537，从浮空区上方的漂移区52中流动，以增大电子传导路径上的电阻；另一方面由于浮空区仅在短路区534远离集电区533的一端上未覆盖，因此电子只能在流经整个浮空区537后，从远离集电区533的浮空区537的断开处注入短路区532，从而使电子的流行路径延长，以增大电子传导路径上的电阻。
[0054]本实施例中，在器件导通初期，器件工作于VDMOS模式下，电子从沟道注入漂移区52，几乎垂直流向集电极536，集电区533上方向下流动的电子遇到第一缓冲层531缓冲层后会沿着第一缓冲层531向短路区534流动。由于集电区533上方的第一缓冲层531与短路区534上方的第二缓冲层532不连续，且由于浮空区537对电子的阻挡，电子不得不从集电区533上方的第一缓冲层531流到漂移区52并绕过浮空区537，最后从短路区上方的浮空区537缺口处流入集电极。可见，集电区533上方的电子电流先后流经R1和R2两个电阻，R1为包裹集电区533的第一缓冲层分布电阻，R2为电子在漂移区52所经过的分布电阻，由于漂移区52的电阻率较大，且电子从短路区534远离集电区533的一端注入，流经路径较长，因此R2的阻值很大，又由于Rwt=Ri+R2,因此Rwt很大，这使得集电区533的宽度减小到几十微米都没有回跳现象出现，即实现了在不增加集电区533尺寸的基础上抑制回跳现象。
[0055]发明人经过大量实验发现，采用本实施例所提供的结构，集电极元胞能够从原来的几百微米减小为几十微米，使集电极元胞与MOS元胞的尺寸差距缩小了 I?2个量级。由于集电区533的宽度相对于现有技术大大减小，因此本实施例中的集电极元胞的尺寸与MOS元胞的尺寸的差距得到极大缩小，从而提高了器件MOS结构的电流均匀性。当器件工作时，不同区域产热量不同，但由于产热多的区域与产热少的区域距离很小，热量可以在器件开关周期之内传导过去，从而在器件的工作周期内，各部分的温度差非常小，从而大大提高了器件的抗短路能力和功率循环能力，实现了在不影响器件的抗短路能力与功率循环能力的基础上减轻回跳现象的目的。
[0056]本实施例中，对绝缘体535的宽度并不具体限定，其可以与集电区533和短路区534均有交叠，或者其宽度可正好等于集电区533与短路区534之间的间隔区域的宽度；绝缘体535的厚度可根据实际情况设定。
[0057]另外，所设置的浮空区537的厚度根据实际情况进行相应设计，在工艺允许和所要实现的功能不受明显影响的前提下，浮空区537的厚度优选的越薄越好；浮空区537所覆盖的短路区534上方的面积(即在短路区534远离集电区533的一端上方所预留的电子电流通道)可根据实际需要设定，本实施例并不对此限定。
[0058]与上述半导体器件的集