所示，除包括集电极结构83外，还包括:位于漂移区82背离集电极结构83 —侧的MOS结构81。
[0094]实施例五
[0095]基于上述实施例四，本实施例提供了一种集电极结构，该集电极结构的短路区上方不存在缓冲层，浮空区直接覆盖在短路区的上方。
[0096]具体的，本实施例所提供的集电极结构如图9所示，包括:
[0097]形成于漂移区92表面内的缓冲层931，所述缓冲层931的掺杂类型与漂移区92的掺杂类型相同；
[0098]形成于缓冲层931表面内的集电区932，集电区932朝向漂移区92 —侧的表面被缓冲层931覆盖，集电区932的掺杂类型与漂移区92的掺杂类型相反；
[0099]形成于漂移区92表面内的短路区933，短路区933的掺杂类型与漂移区92的掺杂类型相同，短路区933与集电区932和缓冲层931通过沟槽相互隔离；
[0100]填充于所述沟槽内的绝缘体934，绝缘体934覆盖集电区932与短路区933之间的集电极，所述绝缘体934背离漂移区92 —侧的表面与集电区932和短路区933之间的集电极的表面相接触，所述绝缘体934朝向漂移区92 —侧的表面与漂移区92的表面相接触，所述绝缘体934与集电区932和短路区933均相接触，且绝缘体934的厚度大于或等于集电区932与缓冲层931的厚度之和；
[0101 ] 形成于漂移区92表面内的浮空区936，所述浮空区936的掺杂类型与漂移区92的掺杂类型相反，结深大于短路区933的结深，浮空区936位于短路区933朝向漂移区92 —侧的部分，浮空区936覆盖短路区933靠近集电区932 —端的表面，不覆盖短路区933远离集电区932 —端的表面，浮空区936与绝缘体934和漂移区92均相接触；
[0102]覆盖在集电区932、短路区933和绝缘体934背离漂移区92 —侧的表面上的集电极 935。
[0103]本实施例所提供的集电极结构，其短路区933上不存在缓冲层，电子流经整个浮空区936后，直接从浮空区936的断开处注入短路区933，无需进入电阻率很小的缓冲层，这使得集电区932上方的电子电流汇集于短路区933的路径上的传导电阻Rwt=RJR2中，R2的电阻进一步增大，从而进一步增大了 R_t，使器件的集电极结构的尺寸可进一步缩小并能够完全抑制回跳现象，这也就进一步改善了器件的抗短路能力和功率循环能力。
[0104]与上述集电极结构相对应的，本实施例还提供了一种T1-1GBT，该T1-1GBT包括本实施例所提供的集电极结构。另外，本实施所提供的T1-1GBT还包括:M0S结构91。
[0105]实施例六
[0106]基于上述实施例四，本实施例提供了一种集电极结构，该集电极结构的集电区与短路区均上方均不存在缓冲层。
[0107]具体的，本实施例所提供的集电极结构如图10所示，包括:
[0108]形成于漂移区102表面内的集电区1031，集电区1031的掺杂类型与漂移区102的掺杂类型相反；
[0109]形成于漂移区102表面内的短路区1032，短路区1032的掺杂类型与漂移区102的掺杂类型相同，短路区1032与集电区1031通过沟槽相互隔离；
[0110]填充于所述沟槽内的绝缘体1033，绝缘体1033覆盖集电区1031与短路区1032之间的集电极，所述绝缘体1033背离漂移区102 —侧的表面与集电区1031和短路区1032之间的集电极的表面相接触，所述绝缘体1033朝向漂移区102 —侧的表面与漂移区102的表面相接触，所述绝缘体1033与集电区1031和短路区1032均相接触，且绝缘体1033的厚度大于或等于集电区1031和短路区1032厚度；
[0111]形成于漂移区102表面内的浮空区1035，所述浮空区1035的掺杂类型与漂移区102的掺杂类型相反，结深大于短路区1032的结深，浮空区1035位于短路区1032朝向漂移区102 —侧的部分，浮空区1035覆盖短路区1032靠近集电区1031 —端的表面，不覆盖短路区1032远离集电区1031 —端的表面，浮空区1035与绝缘体1033和漂移区102均相接触；
[0112]覆盖在集电区1031、短路区1032和绝缘体1033背离漂移区102 —侧的表面上的集电极1034。
[0113]本实施例所提供的集电极结构，其集电区1031和短路区1032上方均不存在缓冲层，这使得集电区1032上方的电子电流汇集于短路区1033的路径上的传导电阻Rwt=RJR2中，R1和民的电阻进一步增大，从而进一步增大了 R_t，使器件的集电极结构的尺寸可进一步缩小并能够完全抑制回跳现象，这也就进一步改善了器件的抗短路能力和功率循环能力。
[0114]与上述集电极结构相对应的，本实施例还提供了一种T1-1GBT，该T1-1GBT包括本实施例所提供的集电极结构。另外，本实施所提供的T1-1GBT还包括:M0S结构101。
[0115]虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
【主权项】
1.一种半导体器件的集电极结构，所述集电极结构形成于所述半导体器件的漂移区的一侧，其特征在于，所述集电极结构包括: 与所述漂移区的掺杂类型相反的集电区； 与所述漂移区的掺杂类型相同的短路区，所述短路区与集电区相互隔离； 形成于所述集电区与所述短路区背离所述漂移区一侧的集电极； 覆盖所述集电区与短路区之间的集电极的绝缘体，所述绝缘体背离所述漂移区一侧的表面与所述集电区和短路区之间的集电极相接触，所述绝缘体朝向所述漂移区一侧的表面与所述漂移区相接触，且所述绝缘体与所述集电区和短路区均相接触； 与所述漂移区的掺杂类型相反的浮空区，所述浮空区的结深大于所述短路区的结深，所述浮空区覆盖所述短路区靠近所述集电区一端的表面，不覆盖所述短路区远离所述集电区一端的表面，且所述浮空区与所述绝缘体和漂移区均相接触。2.根据权利要求1所述的半导体器件的集电极结构，其特征在于，所述绝缘体位于所述集电区和短路区背离所述漂移区的一侧； 所述浮空区包括:位于所述集电区与短路区之间的部分和位于所述短路区朝向所述漂移区一侧的部分。3.根据权利要求1所述的半导体器件的集电极结构，其特征在于，所述绝缘体填充于所述集电区和短路区之间的间隔区域，且所述绝缘体的厚度大于或等于所述集电区和短路区的厚度； 所述浮空区位于所述短路区朝向所述漂移区的一侧。4.根据权利要求1?3任一项所述的半导体器件的集电极结构，其特征在于，还包括:形成于所述漂移区表面内的缓冲层，所述缓冲层的掺杂类型与所述漂移区的掺杂类型相同。5.根据权利要求4所述的半导体器件的集电极结构，其特征在于，所述缓冲层覆盖所述集电区朝向所述漂移区一侧的表面。6.根据权利要求5所述的半导体器件的集电极结构，其特征在于，当所述绝缘体填充于所述集电区和短路区之间的间隔区域时，所述绝缘体的厚度大于或等于所述集电区与所述缓冲层的厚度之和。7.根据权利要求4所述的半导体器件的集电极结构，其特征在于，所述缓冲层包括??第一缓冲层和第二缓冲层，所述第一缓冲层覆盖所述集电区朝向所述漂移区一侧的表面，所述第二缓冲层覆盖所述短路区朝向所述漂移区一侧的表面，且所述第一缓冲层与第二缓冲层相互隔离。8.根据权利要求7所述的半导体器件的集电极结构，其特征在于，当所述绝缘体填充于所述集电区和短路区之间的间隔区域时，所述绝缘体的厚度大于或等于所述集电区与第一缓冲层的厚度之和，且大于或等于所述短路区与第二缓冲层的厚度之和，所述第二缓冲层的结深小于所述浮空区的结深。9.根据权利要求1所述的半导体器件的集电极结构，其特征在于，所述绝缘体的材料为 Si02、Si3N4 或 S1N。10.一种T1-1GBT，其特征在于，包括权利要求1?9任一项所述的半导体器件的集电极结构。11.根据权利要求10所述的T1-1GBT，其特征在于，所述T1-1GBT包括:位于所述漂移区背离所述集电极结构一侧的MOS结构。12.根据权利要求10所述的T1-1GBT，其特征在于，所述T1-1GBT为N沟道T1-1GBT或P 沟道 T1-1GBT。
【专利摘要】本发明提供了一种半导体器件的集电极结构及TI-IGBT，其中集电极结构包括：相互隔离的集电区与短路区；集电极；覆盖集电区与短路区之间的集电极的绝缘体，绝缘体背离漂移区一侧的表面与集电区和短路区之间的集电极相接触，朝向漂移区一侧的表面与漂移区相接触，且绝缘体与集电区和短路区均相接触；与漂移区的掺杂类型相反的浮空区，浮空区的结深大于短路区的结深，浮空区覆盖短路区靠近集电区一端的表面，不覆盖短路区远离所述集电区一端的表面，且浮空区与绝缘体和漂移区均相接触。由于上述背面结构中从集电区上方传输至短路区的电子通道电阻较大，从而用更小尺寸的集电区就可以完全抑制回跳现象，最终提高了器件的抗短路和功率循环能力。
【IPC分类】H01L29/739, H01L29/417
【公开号】CN104979379
【申请号】CN201410133920
【发明人】张文亮, 朱阳军, 喻巧群
【申请人】中国科学院微电子研究所, 江苏物联网研究发展中心, 江苏中科君芯科技有限公司
【公开日】2015年10月14日
【申请日】2014年4月3日