电极结构相对应，本实施例还提供了一种包括该集电极结构的T1-1GBT，所述T1-1GBT的结构如图5所示，除包括集电极结构53外，还包括:位于漂移区52背离集电极结构53 —侧的MOS结构51。
[0059]需要说明的是，本实施例所提供的T1-1GBT可为N沟道T1-1GBT或P沟道T1-1GBT。
[0060]另外，本实施例所提供的集电极结构除适用于T1-1GBT外，还可应用于FRD、GTO (Gate Turn-Off Thyristor,门极可关断晶闸管)、IEGT (Inject1n Enhanced GateTransistor,电子注入增强门极晶体管)、IGCT (Integrated Gate-Commutated Thyristor,集成门极换流晶闸管)、MT0 (M0S Controlled Gate Turn-Off Thyristor,MOS 控制型可关断晶闸管)、I⑶T (Integrated Gate Dual Transistor,集成门极双晶体管)等半导体器件。
[0061]实施例二
[0062]基于上述实施例一,本实施例提供了一种集电极结构，该集电极结构的短路区未被缓冲层包裹，其上方直接覆盖浮空区。
[0063]具体的，本实施例所提供的集电极结构如图6所示，包括:
[0064]形成于漂移区62表面内的缓冲层631，所述缓冲层631的掺杂类型与漂移区62的掺杂类型相同；
[0065]形成于缓冲层631表面内的集电区632,集电区632朝向漂移区62 —侧的表面被缓冲层631覆盖，集电区632的掺杂类型与漂移区62的掺杂类型相反；
[0066]形成于漂移区62表面内的短路区633，短路区633的掺杂类型与漂移区62的掺杂类型相同，短路区633与集电区632相互隔离，且短路区633与缓冲层631相互隔离；
[0067]覆盖集电区632与短路区633之间的集电极的绝缘体634，所述绝缘体634背离漂移区62 —侧的表面与集电区632和短路区633之间的集电极的表面相接触，所述绝缘体634朝向漂移区62 —侧的表面与漂移区62的表面相接触，且所述绝缘体634与集电区632和短路区633均相接触；
[0068]形成于漂移区62表面内的浮空区636，所述浮空区636的掺杂类型与漂移区62的掺杂类型相反，结深大于短路区633的结深，浮空区636包括:位于集电区632与短路区633之间的部分和位于短路区633朝向漂移区62 —侧的部分，浮空区636覆盖短路区633靠近集电区632 —端的表面，不覆盖短路区633远离集电区632 —端的表面，浮空区636与绝缘体634和漂移区62均相接触；
[0069]覆盖在集电区632、短路区633和绝缘体634背离漂移区62 —侧的表面上的集电极 635。
[0070]本实施例所提供的集电极结构，其短路区633未被缓冲层包裹，电子流经整个浮空区636后，直接从浮空区636的断开处注入短路区633，无需进入电阻率很小的缓冲层，这使得器件导通初期工作于VDMOS模式时，集电区632上方的电子电流汇集于短路区633的路径上的传导电阻Rwt=RJR2中，R2的电阻进一步增大，从而进一步增大了 R_t，使器件集电极结构的尺寸可进一步缩小并能够完全抑制回跳现象，这也就进一步改善了器件的抗短路能力和功率循环能力。
[0071]与上述集电极结构相对应的，本实施例还提供了一种T1-1GBT，该T1-1GBT包括本实施例所提供的集电极结构。另外，本实施所提供的T1-1GBT还包括:M0S结构61。
[0072]实施例三
[0073]基于上述实施例一，本实施例提供了一种集电极结构，该集电极结构的集电区与短路区均未被缓冲层包裹。
[0074]具体的，本实施例所提供的集电极结构如图7所示，包括:
[0075]形成于漂移区72表面内的集电区731，集电区731的掺杂类型与漂移区72的掺杂类型相反；
[0076]形成于漂移区72表面内的短路区732，短路区732的掺杂类型与漂移区72的掺杂类型相同，短路区732与集电区731相互隔离；
[0077]覆盖集电区731与短路区732之间的集电极的绝缘体733，所述绝缘体733背离漂移区72 —侧的表面与集电区731和短路区732之间的集电极的表面相接触，所述绝缘体733朝向漂移区72 —侧的表面与漂移区72的表面相接触，且所述绝缘体733与集电区731和短路区732均相接触；
[0078]形成于漂移区72表面内的浮空区735，所述浮空区735的掺杂类型与漂移区72的掺杂类型相反，结深大于短路区732的结深，浮空区735包括:位于集电区731与短路区732之间的部分和位于短路区732朝向漂移区72 —侧的部分，浮空区735覆盖短路区732靠近集电区731 —端的表面，不覆盖短路区732远离集电区731 —端的表面，浮空区735与绝缘体733和漂移区72均相接触；
[0079]覆盖在集电区731、短路区732和绝缘体733背离漂移区72 —侧的表面上的集电极 734。
[0080]本实施例所提供的集电极结构，其集电区731和短路区732均未被缓冲层包裹，这使得器件导通初期工作于VDMOS模式时，集电区632上方的电子电流汇集于短路区633的路径上的传导电阻Rwt=RfR2中，R1和R2的电阻均为漂移区72的分布电阻，R1和R2的电阻进一步增大，从而进一步增大了 R_t，使器件的集电极结构的尺寸可进一步缩小并能够完全抑制回跳现象，这也就进一步改善了器件的抗短路能力和功率循环能力。
[0081]与上述集电极结构相对应的，本实施例还提供了一种T1-1GBT，该T1-1GBT包括本实施例所提供的集电极结构。另外，本实施所提供的T1-1GBT还包括:M0S结构71。
[0082]实施例四
[0083]基于本发明的核心思想，本实施例提供了一种半导体器件的集电极结构，该集电极结构的绝缘体填充于集电区和短路区之间的间隔区域，浮空区位于短路区朝向漂移区的一侧。
[0084]具体的，本实施例所提供的集电极结构如图8所示，包括:
[0085]形成于漂移区82表面内的缓冲层，所述缓冲层的掺杂类型与漂移区82的掺杂类型相同，缓冲层包括:第一缓冲层831和第二缓冲层832，所述第一缓冲层831与第二缓冲层832相互隔尚；
[0086]形成于第一缓冲层831表面内的集电区833,集电区833朝向漂移区82 —侧的表面被第一缓冲层831覆盖，集电区833的掺杂类型与漂移区82的掺杂类型相反；
[0087]形成于第二缓冲层832表面内的短路区834，短路区834朝向漂移区82 —侧的表面被第二缓冲层832覆盖，短路区834的掺杂类型与漂移区82的掺杂类型相同，短路区834与集电区833相互隔离；
[0088]填充于集电区833与短路区834之间的间隔区域的绝缘体835，该绝缘体835覆盖集电区833和短路区834之间的集电极的表面，所述绝缘体835背离漂移区82 —侧的表面与集电区833和短路区834之间的集电极的表面相接触，所述绝缘体835朝向漂移区82一侧的表面与漂移区82的表面相接触，所述绝缘体835与集电区833和短路区834均相接触，其特征在于，所述绝缘体填充于所述集电区和短路区之间的间隔区域，所述绝缘体835的厚度大于或等于集电区833与第一缓冲层831的厚度之和，且大于或等于短路区834与第二缓冲层832的厚度之和；
[0089]形成于漂移区82表面内的浮空区837，所述浮空区837的掺杂类型与漂移区82的掺杂类型相反，结深大于第二缓冲层832的结深，浮空区837位于位于短路区834朝向漂移区82的一侧，浮空区837覆盖短路区834靠近集电区533 —端的表面，不覆盖短路区834远离集电区833 —端的表面，浮空区837与绝缘体835和漂移区82均相接触；
[0090]覆盖在集电区833、短路区834和绝缘体835背离漂移区82 —侧的表面上的集电极 836。
[0091]本实施例所提供的集电极结构的集电区833和短路区834之间通过沟槽隔离，沟槽的深度大于或等于第一缓冲层831和第二缓冲层832的结深，沟槽内填充有绝缘体材料，形成绝缘体835。绝缘体835将集电区833和第一缓冲层831与短路区834和第二缓冲层832完全隔离，并将集电区833与短路区834之间的半导体与集电极836完全隔绝，浮空区837遮盖第二缓冲层832靠近第一缓冲层831 —端的表面。
[0092]器件在VDMOS模式时，集电区833上方的电子流到第一缓冲层831时，沿第一缓冲层831向短路区834流动。当电子流至沟槽及浮空区837后，电子从第一缓冲层831缓冲层进入漂移区82，并绕过浮空区837从第二缓冲层832远离第一缓冲层831 —端的上方未覆盖浮空区837处注入短路区834。也就是说，电子电流需要先后流经R1和R2两个电阻才能达到短路区834，其中R1为第一缓冲层831的分布电阻，R2为电子经过漂移区82的分布电阻。由于漂移区82的电阻率较大，且电子从短路区834远离集电区833的一端注入，流经路径较长，因此R2的阻值很大，又由于Rwt=R1+!^因此R_很大，这使得集电区533的宽度减小到几十微米都没有回跳现象出现，即实现了在不增加集电区533尺寸的基础上抑制回跳现象的目的，也即实现了在不影响器件的抗短路能力与功率循环能力的基础上避免回跳现象的目的。
[0093]与上述半导体器件的集电极结构相对应，本实施例还提供了一种包括该集电极结构的T1-1GBT，所述T1-1GBT的结构如图8