垂直mosfet中的双resurf沟槽场板的制作方法
【技术领域】
[0001]本发明涉及半导体器件中的垂直MOS晶体管。
【背景技术】
[0002]垂直金属氧化物半导体(MOS)晶体管可以具有在垂直漂移区下方的漏极以及在垂直漂移区上方的栅极、体区和源极。可能期望的是针对MOS晶体管的给定工作电压而减小垂直漂移区的深度。
【发明内容】
[0003]一种半导体器件包含具有在垂直漂移区的相对侧上的垂直降低表面场(RESURF)沟槽的实例的垂直MOS晶体管。垂直RESURF沟槽包含在侧壁上的介电沟槽衬垫。垂直RESURF沟槽进一步包含在垂直RESURF沟槽的下部部分中的下场板和在该下场板上方的上场板。在下场板与垂直漂移区之间的介电沟槽衬垫比在上场板与垂直漂移区之间的介电沟槽衬垫更厚。栅极被设置在垂直漂移区上方并且与上场板分开。上场板和下场板电耦合到垂直MOS晶体管的源极电极。还公开了一种形成该半导体器件的方法。
【附图说明】
[0004]图1是具有垂直MOS晶体管的示例半导体器件的横截面图。
[0005]图2A-2H是示出在制造具有垂直MOS晶体管的半导体器件的示例方法中的各个阶段的横截面图。
[0006]图3A-3D是示出在图2A-2H的示例方法的变体中的各个阶段的横截面图。
[0007]图4A-4C是示出在图2A-2H的示例方法的另一变体中的各个阶段的横截面图。
[0008]图5A-5H是示出在制造具有另一垂直MOS晶体管的半导体器件的示例方法中的各个阶段的横截面图。
[0009]图6A-6D是示出在图2A-2H的示例方法的变体中的各个阶段的横截面图。
[0010]图7是具有垂直MOS晶体管的另一示例半导体器件的横截面图。
【具体实施方式】
[0011]降低表面场(RESURF)区是指减少相邻半导体区域中的电场的区域。RESURF区例如可以是与相邻的半导体区域具有相反导电类型的半导体区域。在Appels，J.A.etal.，"Thin Layer High Voltage Devices^Philips J.Res., Vol.35, pp 1-13，1980 中描述了示例性RESURF结构。
[0012]本文所公开的示例描述了 η沟道垂直MOS晶体管。应当认识到，相应的P沟道垂直MOS晶体管可以通过掺杂剂的极性和导电类型的适当改变来形成。
[0013]图1示出具有垂直MOS晶体管的示例半导体器件100。半导体器件100被形成在衬底102中和衬底102上，该半导体器件100包括延伸到衬底102的顶表面104的半导体。垂直MOS晶体管106包括η型漏极接触区108，该η型漏极接触区108被设置在垂直MOS晶体管106的η型垂直漂移区110下方的衬底102中。垂直MOS晶体管106包括至少一个垂直RESURF沟槽112。垂直RESURF沟槽112的实例被设置在垂直漂移区110的相对侧(opposite sides)，延伸到衬底102的顶表面104附近。邻近垂直漂移区110的垂直RESURF沟槽的实例112可以是单一垂直RESURF沟槽112的多个部分或者可以是分离的垂直RESURF沟槽112。每个垂直RESURF沟槽112具有设置在垂直RESURF沟槽112的侧壁和底部上的介电沟槽衬垫114。介电沟槽衬垫114大多是二氧化硅，而且不具有氮化硅或碳化硅蚀刻停止层。每个垂直RESURF沟槽112包括设置在垂直RESURF沟槽112的下部部分中的介电沟槽衬垫114上的下场板120，该下场板120可以例如从垂直RESURF沟槽112的大致中间延伸到垂直RESURF沟槽112的底部。每个垂直RESURF沟槽112进一步包括设置在下场板120上方的介电沟槽衬垫114上的上场板122，并且该上场板122延伸到垂直MOS晶体管106的P型体区124。介电沟槽衬垫114在下场板120与垂直漂移区110之间比在上场板122与垂直漂移区110之间更厚。
[0014]垂直MOS晶体管106包括设置在接触体区124的栅极介电层128上的栅极126。在本示例中，栅极126是如图1所示的沟槽栅极。其它栅极结构例如平面栅极也在本示例的范围之内。栅极126通过衬底102的半导体材料与每个相邻的垂直RESURF沟槽112横向分开。η型源极区130被设置成邻接从垂直漂移区110相对的栅极介电层128和体区124。P型体接触区132从衬底102的顶表面104延伸到体区124。源极电极158电耦合到源极区130、体接触区132、上场板122以及下场板120。源极电极158可以如图1所示直接电耦合到上场板122的顶表面。源极电极158可以在辅助沟槽134处直接电耦合到下场板120，在该辅助沟槽134中，下场板120延伸到衬底102的顶表面104。源极电极158与下场板120之间的可替代电耦合结构也在本示例的范围之内。栅极126例如通过介电栅帽层136与源极电极158电隔离。垂直MOS晶体管106可以例如通过可选的场氧化物元件138在半导体器件100中被横向分开。场氧化物元件138可以通过浅槽隔离(STI)工艺或局部硅氧化(LOCOS)工艺来形成。
[0015]在垂直MOS晶体管106的工作过程中，上场板122和下场板120的组合保持垂直漂移区110中的电场处于期望的值，相比于具有单个场板的类似垂直MOS晶体管在垂直漂移区110中具有较高的掺杂浓度。因此，形成具有上场板122和下场板120的组合的垂直MOS晶体管106使得垂直MOS晶体管106能够比具有单个场板的类似垂直MOS晶体管更小，这有利地降低了半导体器件100的加工成本。
[0016]在垂直MOS晶体管106被设计成在高达40伏的电压下工作的本示例的一个版本中，垂直RESURF沟槽112可以是2.2微米至2.8微米深和600纳米至700纳米宽。介电沟槽衬垫114在接触下场板120的地方可以是200纳米至250纳米厚，并且在接触上场板122的地方可以是70纳米至80纳米厚。下场板120和上场板122可以具有IXlOisCm3至I X 120Cm 3的平均掺杂密度。垂直漂移区110可以是2.0微米至2.6微米宽并且具有
2.0XlO16Cm3S 2.2X10 16cm 3的平均掺杂密度。
[0017]在垂直MOS晶体管106被设计成在高达100伏的电压下工作的本示例的另一版本中，垂直RESURF沟槽112可以是6微米至7微米深和1.2微米至1.4微米宽。介电沟槽衬垫114在接触场板120的地方可以是400纳米到500纳米厚，并且在接触上场板122的地方可以是150纳米至200纳米厚。下场板120和上场板122可以具有I X 1018cm 3S 1 X 10 20cm 3的平均掺杂密度。垂直漂移区110可以是2.0微米至2.4微米宽并且具有1.8 X 116Cm 3至2.0X 116Cm 3的平均掺杂密度。
[0018]在垂直MOS晶体管106被设计成在高达250伏的电压下工作的本示例的进一步的版本中，垂直RESURF沟槽112可以是13微米至17微米深和2.5微米至2.8微米宽。介电沟槽衬垫114在接触下场板120的地方可以是900纳米至1000纳米厚，并且在接触上场板122的地方可以是300纳米至400纳米厚。下场板120和上场板122可具有I X 10lscm 3至I X 120Cm 3的平均掺杂密度。垂直漂移区110可以是2.3微米至2.7微米宽并且具有1.4X 116Cm 3至1.6X10 16cm 3的平均掺杂密度。
[0019]图2A-2H示出制造具有垂直MOS晶体管的半导体器件的示例性工艺中的各个阶段。
[0020]如图2A所示，半导体器件200被形成在衬底202中和衬底202上，该半导体器件200包括延伸到衬底202的顶表面204的半导体。垂直MOS晶体管206包括设置在垂直MOS晶体管206的η型垂直漂移区210下方的衬底202中的η型漏极接触区208。可选的场氧化物元件238可以在衬底202的顶表面204处形成。
[0021]垂直RESURF沟槽212形成在衬底202中的垂直漂移区210的至少两个相对侧上。在形成垂直RESURF沟槽212的同时，至少一个辅助沟槽234形成在邻近垂直MOS晶体管206的衬底202中。垂直RESURF沟槽212和辅助沟槽234可以例如通过在衬底202的顶表面204上方形成250纳米至450纳米的二氧化硅和/或氮化硅的硬掩模层，在暴露出用于垂直RESURF沟槽212和辅助沟槽234的区域中