基于鳍状物的晶体管架构上的平面器件的制作方法
【专利说明】
【背景技术】
[0001]深亚微米工艺节点(例如，32nm及以后)中的集成电路设计涉及许多重大挑战，并且包含诸如晶体管等的微电子部件的电路已经面临这些水平下的特定复杂问题，例如关于实现用于模拟设计的缩放的器件特征的那些问题。连续的工艺缩放将使这种问题加剧。
【附图说明】
[0002]图1A-1F示出了根据实施例的集成电路(IC)制造工艺流程。
[0003]图1A是根据实施例而配置的IC的截面侧视图。
[0004]图1B是根据实施例的在形成阻挡层之后的图1A的IC的截面侧视图。
[0005]图1C是根据实施例的在融合层的形成期间的图1B的IC的截面侧视图。
[0006]图1D是根据实施例的在融合层进一步形成之后的图1C的IC的截面侧视图。
[0007]图1E是根据实施例的在去除阻挡层并且使融合层平面化之后的图1D的IC的截面侧视图。
[0008]图1F是根据实施例的在形成栅极线之后的图1E的IC的截面侧视图。
[0009]图2A-2L示出了根据另一个实施例的IC制造工艺流程。
[0010]图2A是根据实施例而配置的IC的截面透视图。
[0011]图2B是根据实施例的在形成浅沟槽隔离(STI)层之后的图2A的IC的截面透视图。
[0012]图2C是根据实施例的在使IC平面化之后的图2B的IC的截面透视图。
[0013]图2D是根据实施例的在使STI层凹陷之后的图2C的IC的截面透视图。
[0014]图2E是根据实施例的在形成阻挡层之后的图2D的IC的截面透视图。
[0015]图2F是根据实施例的在使阻挡层图案化之后的图2E的IC的截面透视图。
[0016]图2G是根据实施例的在形成融合层之后的图2F的IC的截面透视图。
[0017]图2H是根据实施例的在去除经图案化的阻挡层之后的图2G的IC的截面透视图。
[0018]图21是根据实施例的在形成牺牲层之后的图2H的IC的截面透视图。
[0019]图2J是根据实施例的在使IC平面化之后的图21的IC的截面透视图。
[0020]图2K是根据实施例的在去除经平面化的牺牲层之后的图2J的IC的截面透视图
[0021]图2L是根据实施例的在形成栅极之后的图2K的IC的截面透视图。
[0022]图3A和图3B是根据实施例的图2L的IC器件的截面透视图。
[0023]图4示出了根据示例性实施例的利用使用公开的技术所形成的IC结构或器件来实施的计算系统。
[0024]可以通过结合本文中所描述的附图阅读以下【具体实施方式】来更好地理解本实施例的这些和其它特征。在附图中，在各图中所示出的每个相同或接近相同的部件可以由相似的附图标记来表示。出于清晰的目的，并没有在每个附图中标记每个部件。此外，将领会的是，附图并不一定按比例绘出或者旨在将所描述的实施例限制于所示的特定构造。例如，尽管一些附图通常指示直线、直角和光滑表面，但考虑到制造工艺的现实世界限制，所公开的技术的实际实施方式可以具有不太完美的直线、直角等，并且一些特征可以具有表面拓扑结构或者在其它情况下是不光滑的。简而言之，提供附图仅仅用于显示示例性结构。
【具体实施方式】
[0025]公开了用于在基于鳍状物的场效应晶体管(finFET)制造工艺流程期间在finFET架构上形成平面状晶体管器件的技术。在一些实施例中，平面状晶体管可以包括例如半导体层，所述半导体层被生长为本地融合/桥接finFET架构的多个相邻的鳍状物并且随后被平面化以提供高质量的平面表面，在所述平面表面上可以形成平面状晶体管。在一些实例中，半导体融合层可以是桥接的外延生长，例如包括外延硅。在一些实施例中，这种平面状器件可以有助于例如模拟、高电压、宽Z晶体管制造。同样，在finFET流程期间提供这种平面状器件可以允许如下晶体管器件的形成:例如，呈现较低电容、较宽的ZjP /或较少的高电场位置，以用于改进的高电压可靠性，在一些实例中，这可以使这种器件有利于模拟设计。根据本公开内容，许多构造和变型将是显而易见的。
[0026]总体概沐
[0027]如之前所指示的，存在可能出现的许多重大问题，这些问题使实现用于模拟设计的缩放的器件特征的能力复杂化。例如，一个重大问题涉及如下事实:随着互补金属氧化物半导体(CMOS)技术缩放至22nm及以后，传统的平面晶体管架构将达到由摩尔定律所规定的速率继续进行缩放所必需的所需短沟道控制的基本限制。在近代，三栅极/基于鳍状物的场效应晶体管(finFET)架构已经被用于CMOS技术中，以提供更好的短沟道控制并且使工艺技术能够支持同时存在较低功率/较高密度的晶体管。在历史上，数字晶体管占用空间遵循尺寸缩减的一致节奏，但是模拟晶体管由于晶体管的模拟特性的退化而已经无法遵循相同速率的缩放。同样，模拟晶体管的品质因数(FOM)与模拟晶体管的品质因数大不相同；例如，输出电阻、噪声、截止频率fT/f_、以及高电压耐受性是随晶体管几何形状缩放而下降的一些F0M。由于这些，可能期望具有非常长的栅极宽度(‘Z’)、宽的栅极长度、以及厚的氧化物的晶体管来支持与技术中的标准数字产品结合的高电压操作。然而，由于诸如finFET架构等的先进技术的处理复杂性，所以并入有益于模拟设计的这些工艺特征中的许多工艺特征非常困难。工艺和设计规则限制防止模拟有利的晶体管架构的建立，并且作为结果，这种模拟器件的FOM将会随着后代工艺技术而下降。
[0028]因此，并且根据本公开内容的实施例，公开了用于在基于鳍状物的场效应晶体管(finFET)制造工艺流程期间在finFET架构上形成平面状晶体管器件的技术。在一些实施例中，使用所公开的技术形成的平面状晶体管可以包括例如半导体层，半导体层被生长为本地融合/桥接finFET架构的多个相邻的鳍状物并且随后被平面化以提供高质量的平面表面，在高质量的平面表面上可以形成平面状晶体管。在一些实例中，半导体融合层可以是桥接的外延生长，例如包括外延硅。在一些实施例中，如本文中所描述的进行配置的平面状器件可以有助于例如模拟、高电压、宽Z晶体管制造。在一些实施例中，平面和基于鳍状物的器件两者都被配置在给定IC内以向电路设计者提供较高的灵活性和选择。例如，设计者可以将这种IC集成到电路设计中并且使用电路设计的一个方面中的平面晶体管和设计的另一个方面中的基于鳍状物的晶体管。
[0029]总的来说，根据一些实施例，例如，主要在finFET制造流程期间形成平面互补金属氧化物半导体(CMOS)晶体管的上下文中讨论了在本文中所公开的技术，所述finFET制造流程可以用于产生三栅极和/或其它三维/非平面晶体管架构。然而，应该注意的是，所公开的技术并不限于此，如在更普遍的意义中，例如，在其它实施例中，可以用任何标准和/或定制的M0S/CM0S基于鳍状物的工艺流程来实施所公开的技术。
[0030]如根据本公开内容将领会的，并且根据一些实施例，在finFET流程期间提供这种平面状器件可以允许形成如下晶体管器件:例如，呈现较低的电容、较宽的ZjP /或较少的角(例如，高电场位置)，以用于改进的高电压可靠性，在一些实例中，这可以使这种器件有利于模拟设计。在一些实施例中，使用所公开的技术所提供的架构可以应用于任何各种各样的应用中，例如应用于能够受益于具有平面和基于鳍状物的架构两者的晶体管器件的片上系统(SoC)应用中。在更普遍的意义上，所公开的技术和架构可以用于可能受益于宽Z晶体管结构的使用的任何应用中。根据本公开内容，许多适合的用途和应用将是显而易见的。同样，并且根据实施例，可以例如通过对给定IC或其它器件的视觉或其它检查(例如，显微镜等)来检测所公开的技术的使用，所述给定IC或其它器件具有晶体管架构，晶体管架构具有位于如本文中所描述的进行配置的鳍状物基座的顶端或在其它情况下形成在该鳍状物基座之上的平面结构。
[0031]方法和架构
[0032]图1A-1F示出了根据实施例的集成电路(IC)制造工艺流程。图1A-1F中所示的视图中的每一个都是沿着大体上平行于栅极的截面所截取的。现在转到附图，工艺流程如图1A中所示地开始，图1A是根据实施例进行配置的IC 100的截面侧视图。如图可见，IC100包括衬底110。衬底110可以具有适合于用作例如基础的任何构造和厚度，可以在该基础上构建半导体器件(例如，晶体管)。为此，衬底110可以使用各种各样的工艺中的任何工艺来形成，所述工艺包括:晶体生长；化学气相沉积(CVD);外延；原子层沉积(ALD);和/或它们的任何组合。同样，在一些实施例中，如根据本公开内容将显而易见的，衬底110可以包括各种各样的材料中的任何材料，包括:硅(Si);锗(Ge) JI1-V材料；和/或适用于形成IC 100的所需半导体沟道的任何其它导电材料。用于形成并提供衬底110的其它适合的材料、构造、和技术将取决于给定应用并且根据本公开内容将显而易见。
[0033]在任何情况下，衬底110可以包括一个或多个主体112，主体112从其位于IC 100的其它部分/区域上方的表面延伸或在其它情况下从该表面突出，以总体上采取鳍状物的形状(以下通常被称作鳍状物112)。如根据本公开内容将显而易见的，可以使用典型的finFET流程技术来完成鳍状物112的形成/图案化。如图可见，给定鳍状物112可以包括顶表面113和侧壁114。在一些实例中，给定鳍状物112可以是衬底110的整体部分或区域