一种制作半导体器件的方法
【技术领域】
[0001]本发明涉及半导体器件工艺，具体地，本发明涉及一种制作半导体器件的方法。
【背景技术】
[0002]随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点，特别是当半导体器件尺寸降到20nm或以下时，半导体器件的制备受到各种物理极限的限制。
[0003]集成电路(IC)尤其是超大规模集成电路中的主要器件是金属氧化物半导体场效应晶体管(MOS)，随着半导体集成电路工业技术日益的成熟，
[0004]超大规模的集成电路的迅速发展，具有更高性能和更强功能的集成电路要求更大的元件密度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小。对于具有更先进的技术节点的CMOS而言,后高K/金属栅极(high-k and metal last)技术已经广泛地应用于CMOS器件中，以避免高温处理工艺对器件的损伤。同时，需要缩小CMOS器件栅极介电层的等效氧化层厚度(Ε0Τ)，例如缩小至约1.lnm。在后高K(high_klast, HK last process)技术中，为了到达较小的EOT的厚度，采用化学氧化物界面层(chemical oxide IL)代替热極氧化物层(thermal gate oxide)。
[0005]在目前的“后高K/后金属栅极(high-K&gate last) ”技术中，具体的工艺步骤为，在去除虚拟栅极以形成金属沟槽之后，在金属沟槽中填充牺牲层并执行平坦化工艺，接着，采用光刻掩膜覆盖10区域露出core区域，去除core区域中的牺牲层和虚拟栅极氧化层。
[0006]在使用“后栅极(high-K&gate last) ”工艺形成金属栅极的方法中，采用干法刻蚀去除core区域中的牺牲层和虚拟栅极氧化层的过程中将损伤半导体器件并且降低core区域中器件的性能。如果仅使用光刻胶不使用牺牲层，由于光刻胶具有较差的填充能力和去除性能，光刻胶将残留在core区域和10区域中的金属沟槽中。
[0007]因此，需要一种新的半导体器件的制作方法，以解决现有技术中的问题。
【发明内容】
[0008]在
【发明内容】
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本发明的
【发明内容】
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
[0009]为了有效解决上述问题，本发明提出了一种制作半导体器件的方法，包括:提供半导体衬底，所述半导体衬底包括第一区域和第二区域；在所述半导体衬底上形成虚拟栅极氧化层；在所述虚拟栅极氧化层上形成虚拟栅极材料层；刻蚀所述虚拟栅极材料层和所述虚拟栅极氧化层，以在所述第一区域中形成第一虚拟栅极，在所述第二区域中形成第二虚拟栅极；在所述半导体衬底上形成层间介电层；执行平坦化工艺，以露出所述第一虚拟栅极和所述第二虚拟栅极；刻蚀去除所述第二区域中的所述虚拟栅极材料层，以露出所述虚拟栅极氧化层；在所述半导体衬底上依次形成第一高K介电层和牺牲层；回刻蚀去除位于所述层间介电层上的所述牺牲层；去除所述第一区域中的所述第一高K介电层和所述第二区域中位于所述层间介电层上的第一高K介电层；去除所述第一区域中的所述虚拟栅极材料层，以露出所述虚拟栅极氧化层；去除所述第二区域中的所述牺牲层，以露出所述第一高K介电层；去除所述第一区域中的所述虚拟栅极氧化层露出所述半导体衬底，以形成沟槽；在所述半导体衬底上形成第二高K介电层。
[0010]示例性地，还包括在形成所述沟槽之后在所述沟槽的底部形成界面层的步骤。
[0011]示例性地，所述界面层的材料为氧化物，所述界面层的厚度范围为5埃至10埃。
[0012]示例性地，所述虚拟栅极氧化层的厚度为10埃至100埃。
[0013]示例性地，所述虚拟栅极材料层的材料为非晶硅、多晶硅或者掺杂的硅，所述虚拟栅极材料层的厚度为500埃至1500埃。
[0014]示例性地,所述牺牲层的材料为DUO或者非晶碳。
[0015]示例性地，所述第一区域为核心区域，所述第二区域为输入输出区域。
[0016]示例性地，所述第一高K介电层的厚度为10埃至50埃，所述第二高K介电层的厚度为10埃至50埃。
[0017]示例性地，采用湿法刻蚀或者无等离子体干法刻蚀去除所述第二区域中的所述牺牲层。
[0018]示例性地，采用湿法刻蚀或者无等离子体干法刻蚀去除所述第一区域中的所述虚拟栅极氧化层。
[0019]综上所述，本发明提出了一种新的去除Core区域中虚拟栅极氧化层的方法，采用牺牲层覆盖1器件区域来去除Core区域中的虚拟栅极氧化层，以避免对半导体器件产生损伤的问题，最终提高了半导体器件的性能。本发明的制作方法适用于平面半导体器件的制作工艺和FinFET器件的制作工艺。
【附图说明】
[0020]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，
[0021]图1A-1G为一种使用“后栅极(high-K&gate last) ”的方法制作的半导体器件结构的横截面示意图；
[0022]图2A-2I为根据本发明一个实施方式使用“后栅极(high-K&gate last) ”的方法制作的半导体器件的相关步骤所获得的器件的剖面结构示意图；
[0023]图3为根据本发明一个实施方式使用“后栅极(high-K&gate last) ”的方法制作的半导体器件的工艺流程图。
【具体实施方式】
[0024]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0025]为了彻底理解本发明，将在下列的描述中提出详细的描述，以说明本发明所述半导体器件的制备方法。显然，本发明的施行并不限于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0026]应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[0027]现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。
[0028