0043] 请再参考图1，电性可重置保险丝装置120包括并联耦接的多个保险丝模块130。 在一些实施例中，全部的保险丝模块可同时被重置，此一操作将需要一重置电压或电流同 时提供给各保险丝模块。在不同的实施方式中，保险丝模块可依序被重置。举例来说，在 重置操作下，在各可重置保险丝模块中用以重置的导通路径是以时间交错序列的方式来提 供，藉此降低重置电性可重置保险丝装置120所需的功率。
[0044] 图3绘示本发明另一实施例的具全时重置信号的可重置保险丝模块的概要示 意图，其是图1的电性可重置保险丝装置中的一部分。如图3所示，可重置保险丝模 块300包括保险丝元件331。在本实施例中，保险丝元件331是由RRAM材料所制。进 一步来说，请参考图2,在可重置保险丝模块300中，第一开关装置SWl是第一 N型金 属氧化物半导体场效应晶体管（retype metal-oxide-semiconductor field-effect transistor, NMOS transistor)Mnl、第二开关装置SW2是第二N型金属氧化物半导体场 效应晶体管Mn2、第三开关装置SW3是第一 P型金属氧化物半导体场效应晶体管（p-type metal-oxide-semiconductor field-effect transistor, PMOS transistor)Mpl 以及第四 开关装置SW4是第三N型金属氧化物半导体场效应晶体管Mn3。图3同时绘示开关装置的控 制信号。第一 N型金属氧化物半导体场效应晶体管Mnl耦接于反向的全时重置信号RESET， 第二N型金属氧化物半导体场效应晶体管Mn2耦接于反向的全时重置信号RESET，第一 P型 金属氧化物半导体场效应晶体管Mpl耦接于反向的全时重置信号RESET以及第三N型金属 氧化物半导体场效应晶体管Mn3耦接于全时重置信号RESET。在可重置保险丝模块300中， 重置功能可由全时重置信号以及反向的全时重置信号所控制，而且可以同时执行。
[0045] 图4绘示本发明又一实施例的具全时重置信号（global reset signal)及分时重 置信号（local reset signal)的可重置保险丝模块的概要示意图，其是图1实施例的电性 可重置保险丝装置中的一部分。如图4所示，可重置保险丝模块400类似于图3的可重置 保险丝模块300。可重置保险丝模块400与可重置保险丝模块300之间的其中一个差异在 于，在可重置保险丝模块400中，除了全时重置信号以外，其重置可由各可重置保险丝模块 的分时重置信号来控制，此种控制方式可让图1的电性可重置保险丝装置120中并联组态 的可重置保险丝模块以交错时间序列的方式进行重置。如本实施例所用，分时重置信号施 加于单一个可重置保险丝模块，且全时重置信号施加于多个可重置保险丝模块。在一些范 例中，全时重置信号是施加在电路中所有的可重置保险丝模块。如图4所示，第二N型金属 氧化物半导体场效应晶体管Mn2以及第一 P型金属氧化物半导体场效应晶体管Mpl是耦接 于反向的全时重置信号RESET，第一N型金属氧化物半导体场效应晶体管Mnl是耦接于反向 的分时重置信号RESET0,以及第三N型金属氧化物半导体场效应晶体管Mn3是耦接于反向 的分时重置信号RESET0。在这样的布局下，各可重置保险丝模块中的分时重置信号可以时 序交错，藉此降低重置电性可重置保险丝装置所需的功率。
[0046] 图5绘示本发明一实施例的具电性可重置保险丝装置的集成电路的概要方块图。 如图5所示，集成电路500包括应用电路模块510以及电性可重置保险丝装置520。集成电 路500类似于图1的集成电路100。电性可重置保险丝装置520包括并联耦接的多个可重 置保险丝模块530。在本实施例中，各可重置保险丝模块530类似于图4所描绘的可重置保 险丝模块400。
[0047] 如前所述，保险丝元件可以是非挥发性电阻式元件，例如特征取决于第一阻抗状 态及第二阻抗状态的RRAM。举例来说，在低阻抗状态下，RRAM元件可以有数十、数百或数千 欧姆的电阻值。在高阻抗状态下，RRAM元件可以有数十万或数百万欧姆的电阻值。保险丝 元件的数量及各保险丝元件的阻抗可以依据应用及电路设计的不同而选择。
[0048] 图6绘示本发明一实施例的控制信号的时序图，其可应用于图5实施例中的电 性可重置保险丝装置。图6显示出全时重置信号RESET以及多个分时重置信号RESET0、 RESETl、RESET2…及RESETn，一对一的可对应各可重置保险丝模块。可以看到在一般操作 下，所有的重置信号都是低准位。在这样的情况下，低阻抗状态的保险丝元件并联耦接以提 供低阻抗的保险丝。当过电流的情况发生时，保险丝元件转换到高阻抗状态，且保险丝装置 的等效操作如同一开路电路。如图6所示，在重置操作期间内，全时重置信号RESET被设定 到高准位，且分时重置信号也被以交错时间序列的方式设定到高准位。在这样的布局下，一 次可重置一个保险丝元件，而且重置保险丝装置所需的电流或功率可被降低。在可接受高 功率消耗的另一实施例中，保险丝元件可同时被重置。在此例中，分时重置信号类似于全时 重置信号，且重置操作在执行时所花的时间会更短。
[0049] 图7至图9绘示本发明实施例的具电性可重置保险丝装置的电子电路的各种组态 的概要方块图。图7显示出集成电路模块与电性可重置保险丝装置串联耦接，其中集成电 路模块连接至正供电轨而保险丝装置连接至负供电轨。在图7中，电性可重置保险丝装置 可类似于图1至图6中所描绘者。图8显示集成电路模块与电性可重置保险丝装置串联耦 接，其中集成电路模块连接至负供电轨而保险丝装置连接至正供电轨。在图8中，电性可重 置保险丝装置亦可类似于图1至图6中所描绘者。然而，为了要与图8中不同的电源供应 布局协同运作，装置及信号的极性需要据此调整。举例来说，用P型金属氧化物半导体场效 应晶体管取代N型金属氧化物半导体场效应晶体管，并且调整控制信号以及电源/接地的 连接方式。在图7及图8中，集成电路模块及电性可重置保险丝装置可以不同的集成电路 芯片来形成。图9显示包括电性可重置保险丝装置的集成电路设置在相同的集成电路芯片 中。
[0050] 上述电性可重置保险丝装置可与控制电路或处理器一起使用，以实现各种电路监 控及保护的机制。在一范例中，计时器可用以在保险丝装置被烧断后，经过一段预设的延迟 时间后自动重置保险丝装置。在另一范例中，计数器可用以限制保险丝装置烧断及重置的 次数。而在一特定实施例中，若过电流的情况出现，保险丝装置会烧断，且过电流事件计数 器的值增加一次。如果计数值没有超过可接受的重置事件的预定数值（例如，在使用寿命 内或在功率周期内，或是在所选的时间区间内），延迟计数器会启动一预设延迟，此操作是 在保险丝装置休眠而且集成电路被重启之后。如果计数值超过可接受的重置事件的预定数 值，保险丝装置不会自动重置。在此例中，电路持续保持不能操作直到采取正确的动作。
[0051] 虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何本领域技术人 员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视 权利要求范围所界定者为准。
【主权项】
1. 一种集成电路，其特征在于，包括一电性可重置保险丝装置，所述电性可重置保险丝 装置包括： 多个可重置保险丝模块，并联耦接，各所述可重置保险丝模块包括一保险丝元件，其特 性取决于一第一阻抗状态及一第二阻抗状态，所述多个可重置保险丝模块经组态以至于： 当所述保险丝元件为所述第一阻抗状态，且在一第一方向上流过各所述保险丝元件的 一电流超过一电流界限时，所述保险丝元件进