一种芯片嵌入式封装结构及其封装方法
【技术领域】
[0001]本发明涉及一种芯片嵌入式封装结构及其封装方法，属于半导体封装技术领域。
【背景技术】
[0002]随着半导体硅工艺的发展，芯片的关键尺寸越来越小，为了降低成本，在进行芯片制作时倾向于选择较先进的集成度更高的芯片制作工艺，这就使得芯片的尺寸越来越小，芯片表面的I/O密度也越来越高。但是，与此同时印刷电路板的制造工艺和表面贴装技术并没有很大的提升。对于这种I/o密度比较高的芯片，如若进行圆片级封装，为了确保待封装芯片与印刷线路板能够形成互连必须将高密度的I/O扇出为低密度的封装引脚，亦即进行圆片级芯片扇出封装，如图1所示，其待封装芯片1-1通过基板1-6实现扇出连接。但随着便携式电子设备的进一步发展，像移动电话一类的电子装置已从单一的通讯工具转化为综合多种特性的集成系统，成为有多种用途的精巧工具，现有圆片级芯片扇出封装结构的不足日益凸显:
1、现有圆片级芯片扇出封装结构需要基板1-6实现扇出，而对于具有高引脚数的小芯片则需要多层基板1-6多次扇出才能与印刷线路板完成互连，不仅增加了不断增长的互连间距的失配概率和散热困难，降低了产品的可靠性，而且基板1-6的存在使整个封装结构的厚度无法减小，一般现有圆片级芯片扇出封装结构的体厚度在700~1500微米；
2、现有圆片级芯片扇出封装结构需要基板1-6实现扇出，往往限制了具有不同功能的各种芯片的加入，不利于便携式电子设备的集成发展。
【发明内容】
[0003]本发明的目的在于克服当前圆片级芯片封装结构的不足，提供一种减薄产品厚度、提高产品可靠性、实现多芯片封装的芯片嵌入式封装结构及其封装方法。
[0004]本发明的目的是这样实现的:
本发明一种芯片嵌入式封装结构，其包括上表面设有芯片电极及相应电路布局的芯片单体，所述芯片单体的芯片本体的上表面覆盖芯片表面钝化层并开设有芯片表面钝化层开口，芯片电极的上表面露出芯片表面钝化层开口，
还包括薄膜包封体，一个或一个以上所述芯片单体由背面嵌入薄膜包封体内，在所述芯片表面钝化层开口内填充先形成镍层再形成金层的镍/金层，在所述芯片单体的上表面和薄膜包封体的上表面覆盖绝缘薄膜层I，并于所述镍/金层的上表面开设绝缘薄膜层I开口，在绝缘薄膜层I的上表面形成再布线金属层和绝缘薄膜层II，所述再布线金属层填充绝缘薄膜层I开口，所述再布线金属层通过镍/金层与每一所述芯片电极实现电性连接，并选择性地实现两个以上关联的所述芯片电极之间的电性连接，在再布线金属层的最外层设有输入/输出端，所述绝缘薄膜层II覆盖再布线金属层并露出输入/输出端，在所述输入/输出端处形成连接件，所述薄膜包封体的背面设置硅基加强板。
[0005]所述再布线金属层的输入/输出端设置于芯片单体的垂直区域的外围。
[0006]所述再布线金属层为单层或多层。
[0007]所述绝缘薄膜层I开口的尺寸不大于芯片表面钝化层开口的尺寸。
[0008]所述绝缘薄膜层I开口内植入金属柱，所述金属柱连接再布线金属层与镍/金层。
[0009]所述连接件是焊球凸点、焊块或金属块。
[0010]本发明一种芯片嵌入式封装结构的封装方法，包括步骤:
步骤一，取集成电路晶圆，其表面设有芯片电极及相应电路布局，覆盖于集成电路晶圆上表面的芯片表面钝化层于芯片电极上方开设芯片表面钝化层开口露出芯片电极的上表面；
步骤二，在芯片表面钝化层开口内镀镍/金层；
步骤三，对集成电路晶圆进行参数测试，将合格之集成电路晶圆的背面进行减薄工艺，再切割成复数颗独立的芯片单体；
步骤四，在支撑载体的支撑载体本体上黏贴剥离膜；
步骤五，将芯片单体有序地倒装至支撑载体上，芯片单体通过剥离膜与支撑载体固定;
步骤六，在真空环境下，在支撑载体上贴覆薄膜包封芯片单体，形成薄膜包封体； 步骤七，将硅基加强板键合至薄膜包封体的背面，并上下180度翻转；
步骤八，将支撑载体本体和剥离膜剥离芯片单体和薄膜包封体的表面，并对芯片单体的表面进行清洗，并去除残留物，露出镍/金层的上表面；
步骤九，在芯片单体的上表面和薄膜包封体的上表面贴覆绝缘薄膜层；
步骤十，利用激光刻蚀工艺或光刻工艺形成绝缘薄膜层I开口露出镍/金层的上表面；
步骤十一，利用成熟的再布线金属层工艺形成再布线金属层，在再布线金属层的最外层设有输入/输出端，绝缘薄膜层II覆盖再布线金属层，并露出输入/输出端；
步骤十二，在再布线金属层的输入/输出端处形成连接件；
步骤十三，将硅基加强板的下表面减薄至硅基加强板留有厚度h，将上述通过圆片级工艺完成的芯片嵌入式封装的结构进行切割形成复数颗独立的封装体。
[0011 ] 可选地，在步骤四中，所述剥离膜为UV剥离膜或者热剥离膜。
[0012]相比与现有方案，本发明的有益效果是:
1、本发明通过薄膜技术结合圆片级再布线金属层技术和芯片倒装技术实现单层或多层的扇出封装结构，以确保待封装芯片尤其是高引脚数的小芯片或超小芯片与印刷线路板能够实现高密度的I/o扇出为低密度的封装引脚，不需要基板、插入件或底部填充，减薄了整个封装结构；
2、本发明采用芯片封装系统协同设计以及先进的重组晶圆封装技术和可靠的互连技术，实现了不同功能的多芯片封装结构，有利于便携式电子设备的集成发展，同时实现了封装结构的小型化、薄型化和轻量化；
3、本发明运用材料学，采用薄膜材料将待封装芯片嵌入在其中，使待封装芯片的前后左右四个面及背面均得到物理和电气保护，防止外界干扰，提高了封装产品的可靠性；
4、本发明利用薄膜贴膜技术代替现有的技术，降低了封装工艺对设备的要求，同时薄膜背面的硅基加强板不仅加强了薄膜包封体的强度，减小了整个封装结构的翘曲度，而且加强了芯片单体的散热性能，也有助于提高封装产品的可靠性。
【附图说明】
[0013]图1为现有圆片级芯片扇出封装结构的剖面示意图；
图2为本发明一种芯片嵌入式封装结构的封装方法的流程图；
图3A为本发明一种芯片嵌入式封装结构的实施例一的剖面示意图；
图3B为图3A中薄膜包封体、芯片单体、焊球位置关系的正面示意图；
图4A?4Q为图3A的本发明一种芯片嵌入式封装结构的封装方法的流程图；
图5A为本发明一种芯片嵌入式封装结构的实施例二的剖面示意图；
图5B为图5A中薄膜包封体、芯片单体、焊球位置关系的正面示意图；
图6为本发明一种芯片嵌入式封装结构的实施例三的剖面示意图；
图中:
芯片单体10、芯片单体20
芯片本体11、芯片本体21
芯片电极13、芯片电极23
芯片表面钝化层15、芯片表面钝化层25
芯片表面钝化层开口 151、芯片表面钝化层开口 251
镍/金层17
薄膜包封体3
再布线金属层41
输入/输出端411
绝缘薄膜层I 51
绝缘薄膜层I开口 511
绝缘薄膜层II 52
连接件6 ;
集成电路晶圆100 支撑载体T1 支撑载体本体T11 剥离膜T13 硅基加强板7 切割线8。
【具体实施方式】
[0014]参见图2，本发明一种芯片嵌入式封装结构的封装方法的工艺流程如下:
51:取集成电路晶圆，在其芯片表面钝化层开口内镀镍/金层；
52:对集成电路晶圆的背面进行减薄工艺，再切割成复数颗独立的芯片单体；
53:将芯片单体倒装至支撑载体上；
54:在真空环境下对支撑载体上的芯片单体贴覆薄膜，形成薄膜包封体； 55:将硅基加强板键合至薄膜包封体的背面；
56:将支撑载体剥离芯片单体和薄膜包封体；<