一种测试结构及测试方法
【技术领域】
[0001]本发明属于半导体制造领域，涉及一种测试结构及测试方法。
【背景技术】
[0002]随着芯片器件密度变大,金属连线的尺寸也越来越小，金属刻蚀的深宽比也越来越大，金属层很容易发生蚀刻不足(under etch)的问题，造成良率损失。
[0003]在半导体芯片制造过程中或完成制造时，需要对半导体芯片相关的参数进行测试，以监测生产出的半导体芯片是否符合工艺要求，良率是否合格等，对相关参数的测试通常是通过设置与切割道区域的测试结构(Test Key)来完成的。在测试结构设计里，芯片上都会有接触链(CT chain)来监测CT (contact，接触)与AA (Active Area，有源区)及CT与金属层的连接情况。请参阅图1，显示为接触链的平面示意图，包括下层导电层20、上层导电层30及通孔或接触孔40，通过接触链两端的金属焊盘10测量接触链的电阻。图1中的虚线框中为蚀刻不足的部分。图2显示为现有测试结构的剖面示意图。接触链有一个致命的缺陷就是当金属层刻蚀不足时，只能知道接触回路(CT loop)有问题，失效分析没有有效的办法直接定位，生产线上也难以扫描到，最终只能靠晶圆针测(circuit probing, CP)布局位置(map address)定位，为时已晚。
[0004]为了很好地监测金属层与接触层(CT)的接触状况，现有的做法是:a)金属层站点监测接触链阻值，阻值如果偏大，证明接触层底部或者顶部接触有异常，其中，接触层与有源区的接触异常通过磨掉金属层很容易发现；b)如果接触层顶部有问题，由于金属层在另一端接地，所以在金属层这个层面上很难发现异常；c)对于金属开口的定位，现有的EMMI/0BIRCH由于测试结构电路不通，无法应用。
[0005]因此，提供一种新的测试结构及测试方法以更为有效地监测接触层与金属层的接触情况，缩短发现缺陷的时间实属必要。
【发明内容】
[0006]鉴于以上所述现有技术的缺点，本发明的目的在于提供一种测试结构及测试方法，用于解决现有技术中没有有效的方法直接定位接触插塞断线连接位置，或不能快速定位缺陷位置、不能实现早期失效定位的问题。
[0007]为实现上述目的及其他相关目的，本发明提供一种测试结构，包括衬底层及若干分立的第一层间金属层，所述第一层间金属层与所述衬底层之间通过若干第一接触插塞电连接；所述测试结构还包括一连续分布的第二层间金属层，所述第二层间金属层通过若干第二接触插塞与所述第一层间金属层电连接。
[0008]可选地，所述第二层间金属层的面积大于所有第一层间金属层的面积之和。
[0009]可选地，所述第二接触插塞的位置与所述第一接触插塞的位置相对应。
[0010]可选地，所述衬底层包括若干由隔离结构隔离出的有源区，各有源区之间通过所述第一接触插塞及所述第一层间金属层连接形成一条测试通路，所述测试通路两端的第一层间金属层分别与一金属焊盘连接。
[0011]可选地，所述衬底层包括金属互连层。
[0012]可选地，所述测试结构形成在晶圆的切割道上。
[0013]可选地，所述第二层间金属层的材料为铜或铝，所述第二接触插塞的材料为铜或钨。
[0014]本发明还提供一种接触插塞顶部接触情况的测试方法，至少包括以下步骤:提供上述任意一种测试结构，从所述测试结构背面去除所述衬底层至露出所述第一接触插塞，通过扫描电子显微镜下观察所述第一接触插塞的明暗程度，若其中一个第一接触插塞相对于其它第一接触插塞较暗，则判断该第一接触插塞与所述第一层间金属层之间断线连接。
[0015]可选地，测试时，所述扫描电子显微镜的电子加速电压设定值小于3kV。
[0016]可选地，测试时，所述扫描电子显微镜的电子加速电压范围为0.5?2kV。
[0017]可选地，通过机械研磨结合碱性溶液腐蚀去除所述衬底层。
[0018]如上所述，本发明的测试结构及测试方法，具有以下有益效果:1)本发明将第一层间金属层通过第二接触插塞连接到一个大的第二层间金属层上，达到接地的效果，增强金属断线连接后，第一接触插塞表面的电势差；2)利用扫描电子显微镜电压对比原理，可以从晶圆背面观察第一接触插塞的明暗程度来反映第一接触插塞否与第一层间金属层接触好，可以快速定位缺陷位置，反映制程缺陷；3)所述第二层间金属层可以在后续工艺中作为上一层金属层(暂未图形化)，即若所述第一层间金属层为第一金属层，则所述第二层间金属层可作为第二金属层，本发明在制作第二金属层时就可发现第一金属层与接触层的连接性能，从而实现早期缺陷监测的目的；4)在本发明的测试结构中，第二层间金属层的面积越大，测试效果越好；5)本发明的测试结构主要设置在切割道上，能全方位地反应整个晶圆的工艺均匀性，并且适用于深宽比较大的28nm/45nm等先进工艺。
【附图说明】
[0019]图1显示为现有技术中接触链的平面示意图。
[0020]图2显示为现有技术中测试结构的剖面示意图。
[0021]图3显示为本发明的测试结构的剖面示意图。
[0022]图4显示为本发明的测试方法从背面去除衬底层的示意图。
[0023]元件标号说明
[0024]10，6金属焊盘
[0025]20下层导电层
[0026]30上层导电层
[0027]40接触孔
[0028]1衬底层
[0029]11隔离结构
[0030]12有源区
[0031]2第一层间金属层
[0032]3第一接触插塞
[0033]4第二层间金属层
[0034]5第二接触插塞
【具体实施方式】
[0035]以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的【具体实施方式】加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
[0036]请参阅图3及图4。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
[0037]实施例一
[0038]请参阅图3，本发明提供一种测试结构，所述测试结构可以设计在晶圆切割道上，包括包括衬底层1及若干分立的第一层间金属层2，所述第一层间金属层2与所述衬底层1之间通过若干第一接触插塞3电连接；所述测试结构还包括一连续分布的第二层间金属层4，所述第二层间金属层4通过若干第二接触插塞与5所述第一层间金属层2电连接。
[0039]具体的，所述衬底层1可以为器件层或金属互连层。即本发明的测试结构既可以用于监测器件层上的接触层(CT层)与第一金属层(metal-ι)的接触状况，也可以用于监测金属互连层中某一通孔层(Via层)与其上金属层(metal-N)的接触状况。为了叙述的方便，本发明的测试结构中，无论所述衬底层1为器件层或金属互连层，与其连接的CT层或Via层均统称为第一接触插塞，此处不应过分限制本发明的保护范围。
[0040]作为示例，所述衬底层1为器件层，包括若干由隔离结构11隔离出的有源区12，各有源区12之间通过所述第一接触插塞3及所述第一层间金属层2连接形成一条测试通路，所述测试通路两端分别与一金属焊盘6连接。所述第一接触插塞3的材料优选为钨。当然，所述第一接触插塞3的材料也可以为铜或其它导电材料。
[0041]具体的，所述第一层间金属层2通过若干第二接触插塞5连接到一个大的连续分布的第二层间金属层4上，达到接地的效果，增强金属表面的电势差。若所述第一层间金属层2作为第一金属层(metal-1),则所述第二层间金属层4可在沉积第二金属层(metal-2)时形成，作为第二金属层。同理，若所述第一层间金属层2作为第N金属层(m