半导体器件及其制造方法
【技术领域】
[0001]本发明涉及半导体技术领域，具体地涉及包括金属栅和高k栅介质的半导体器件及其制造方法。
【背景技术】
[0002]为了应对半导体器件的不断小型化所带来的挑战，已经提出了多种高性能器件，特别是在当前的亚20nm技术中，三维多栅器件(FinFET或Tr1-gate)是主要的器件结构，这种结构增强了栅极控制能力、抑制了漏电与短沟道效应。
[0003]例如，双栅SOI结构的M0SFET与传统的单栅体Si或者SOI M0SFET相比，能够抑制短沟道效应(SCE)以及漏致感应势垒降低(DIBL)效应，具有更低的结电容，能够实现沟道轻掺杂，可以通过设置金属栅极的功函数来调节阈值电压，能够得到约2倍的驱动电流，降低了对于有效栅氧厚度(EOT)的要求。而三栅器件与双栅器件相比，栅极包围了沟道区顶面以及两个侧面，栅极控制能力更强。进一步地，全环绕纳米线多栅器件更具有优势。
[0004]但是，随着器件的不断小型化，FINFET的制造也面临更多挑战。例如，在后栅工艺(gate-last)中，通常是先在鳍片上形成假栅极堆叠，并沉积层间介质层(ILD)以覆盖假栅极堆叠，去除假栅极堆叠之后，形成露出鳍片顶部的栅极沟槽，在栅极沟槽中依次沉积界面层、高K栅介质层和金属栅导电层。通常，高k栅介质层的沉积工艺为HDPCVD、MBE、ALD等台阶覆盖性较好的沉积工艺，以便防止在沟槽顶部过早聚集而在沟槽中部留下空隙，影响后续金属栅极填充率。然而，受制于传统的沉积工艺限制，特别是在亚20nm技术中，这种台阶覆盖性较好的共形沉积工艺将使得高k栅介质层近似均匀地沉积在栅极沟槽底部以及侧壁，也即侧壁厚度与底部厚度接近或者两者差别小于10%。因此，形成的高k栅介质层不仅具有水平的第一部分而且还具有垂直的第二部分，完全包裹了后续沉积的金属栅导电层。
[0005]在特征尺寸大于20nm时，金属栅导电层的宽度可以通过合理调整高k栅介质层侧壁厚度来达到所需数值。然而，在20nm以下，由于高k栅介质层自身沉积工艺限制，侧壁厚度减小存在瓶颈，因此栅极沟槽中能够利用于金属栅导电层的有效宽度大大下降，使得器件整体占地面积(footprint)难以有效地等比例缩减，并且缩窄的金属栅极线宽可能会导致侧向断裂等可靠性问题，从而降低了器件的整体性能。
【发明内容】
[0006]由上所述，本发明的目的在于克服上述技术困难，提出一种能够有效减小器件面积、提高器件可靠性的新型半导体器件及其制造方法。
[0007]为此，本发明提供了一种半导体器件制造方法，包括:在半导体衬底之上形成鳍片；在鳍片顶部形成界面氧化物层；在界面氧化物层上形成高K栅介质层，具有水平的第一部分以及垂直的第二部分；在高K栅介质层上形成金属栅层；选择性刻蚀高K栅介质层，去除高K栅介质层的垂直的第二部分，仅保留水平的第一部分。
[0008]其中，形成鳍片的步骤进一步包括:在半导体衬底上形成掩模图案，以掩模图案为掩模，刻蚀半导体衬底形成沿第一方向延伸的多个鳍片；或者在半导体衬底上选择性外延形成沿第一方向延伸的多个垂直的鳍片。
[0009]其中，形成鳍片之后进一步包括，在鳍片两侧形成隔离层。
[0010]其中，形成隔离层的步骤进一步包括:沉积绝缘层，绝缘层在鳍片顶部厚度远小于鳍片之间的开口内的厚度；选择性刻蚀绝缘层，去除鳍片顶部上的部分绝缘层并且同时减小鳍片之间的开口内的部分绝缘层厚度。
[0011]其中，形成界面氧化物层步骤之前进一步包括:在鳍片上形成沿第二方向延伸的牺牲介质层和牺牲导体层；在牺牲导体层沿第一方向的两侧形成栅极侧墙。
[0012]其中，以栅极侧墙为掩模，在鳍片沿第一方向的两侧中形成源漏区。
[0013]其中，形成界面氧化物层的步骤进一步包括:在鳍片上形成层间介质层；刻蚀去除牺牲介质层和牺牲导体层，在层间介质层中留下暴露鳍片顶部的栅极开口 ；在栅极开口中氧化形成界面氧化物层，具有水平的第一部分以及垂直的第二部分。
[0014]其中，高K栅介质层和/或金属栅层与界面氧化物层共形。
[0015]其中，采用离子注入调整金属栅层的功函数。
[0016]其中，形成金属栅层之前还包括，对高K栅介质层进行退火。
[0017]其中，选择性刻蚀高K栅介质层之后进一步包括选择性刻蚀界面氧化物层，仅保留界面氧化物层的水平的第一部分。
[0018]其中，选择性刻蚀高K栅介质层之后进一步包括，在水平的高K栅介质层的两侧形成应力衬层。
[0019]本发明另一方面还提供了一种半导体器件，包括:鳍片，位于半导体衬底之上；界面氧化物层，在鳍片的顶部；高1(栅介质层，在界面氧化物层顶部；金属栅极，在高K栅介质层顶部；其中，高K栅介质层仅保留位于界面氧化物层与金属栅极之间的水平的第一部分。
[0020]其中，金属栅极包括具有掺杂离子的第一金属栅极，以及第二金属栅极。
[0021]其中，高K栅介质层水平的第一部分两侧具有应力衬层。
[0022]依照本发明的半导体器件及其制造方法，通过创新性工艺选择性去除了一部分高K栅介质层，仅在金属栅导电层与界面氧化物层之间保留水平方向的高K栅介质层，有效减小器件面积并且提高器件可靠性。
【附图说明】
[0023]以下参照附图来详细说明本发明的技术方案，其中:
[0024]图1至图13为依照本发明半导体器件制造方法各个步骤的示意图。
【具体实施方式】
[0025]以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了能够有效减小器件面积、提高器件可靠性的新兴半导体器件及其制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等、刻蚀等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。在下文的描述中，无论是否显示在不同实施例中，类似的部件采用相同或类似的附图标记表示。在各个附图中，为了清楚起见，附图中的各个部分没有按比例绘制。
[0026]在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。除非在下文中特别指出，半导体器件中的各个部分可以由本领域的技术人员公知的材料构成，或者可以采用将来开发的具有类似功能的材料。
[0027]根据本发明的一个实施例，参照图1至13说明制造半导体器件的方法。
[0028]首先，参照图1至图4，在半导体衬底1000上形成沿第一方向延伸的(多个，虽然图中仅示出一个)鳍片1002。
[0029]如图1所示，提供衬底1000。衬底1000可以是各种形式的合适衬底，例如体半导体衬底如S1、Ge等及化合物半导体衬底如SiGe、GaAs、GaSb、AlAs、InAs、InP、GaN、SiC、InGaAs、InSb、InGaSb等,绝缘体上半导体衬底(SOI)等。为方便说明，以下以厚体(bulk,例如体Si)衬底及硅系材料(例如SOI)为例进行描述。
[0030]在半导体层上形成光致抗蚀剂层1001，并通过其中包括曝光和显影的光刻工艺将光致抗蚀剂层1001形成用于限定半导体鳍片的形状的图案。
[0031]采用光致抗蚀剂1001作为掩模，通过干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，或者通过使用蚀刻剂溶液的湿法蚀刻，去除半导体层的暴露部分。
[0032]然后，通过在溶剂中溶解或灰化去除光致抗蚀剂层1001，形成鳍片1002，沿第一方向(图7顶视图中的A-A方向)延伸。值得注意的是，本申请各个附图中仅示出了一个鳍片1002，但是实际上在衬底1000上具有平行分布的多个鳍片，鳍片之间为相应的间隔沟槽(以下称作半导体鳍片1002之间的开口 )。
[0033]在此需要指出的是，存在多种方式来衬底上形成鳍。例如，可以通过在衬底上外延半导体层并对该外延半导体层进行构图来形成鳍。因此，本申请中的描述“在衬底上形成鳍”包括在任意合适的衬底上任意合适的方式来形成任意适当形状的鳍。
[0034]另外优选地，在衬底1000为体硅衬底的情况下，还可以在衬底1000上再鳍1002两侧形成隔离层1003。通过已知的淀积工艺，如电子束蒸发(EBM)、化学气相沉积(CVD)、原子层沉积(ALD)、溅射等，在半导体结构的表面上形成第一绝缘层1003(例如，氧化硅)，如图3所示。
[0035]第一绝缘层1003覆盖半导体鳍片，并且填充用于限定半导