薄膜晶体管及其制造方法
【技术领域】
[0001]本发明是有关于一种薄膜晶体管及其制造方法，且特别是有关于一种栅极具有贯穿孔的薄膜晶体管及其制造方法。
【背景技术】
[0002]无福射、高画质等优越特性的平面显示面板(flat display panels)已成为市场主流。常见的平面显示器包括液晶显示器(liquid crystal displays)、等离子显示器(plasma displays)、有机电激发光显示器(electroluminescent displays)等。以目前最普及的液晶显示器为例，液晶显示器主要是由像素阵列基板、彩色滤光基板以及夹设于二者之间的液晶层所构成。在现有的像素阵列基板上，多采用薄膜晶体管作为各个像素结构的切换元件，故液晶显示器的性能会取决于薄膜晶体管的质量好坏。换言之，薄膜晶体管中通道层的导电性对于薄膜晶体管的质量以及液晶显示器的性能来说具有较大的影响。
[0003]另一方面，在目前薄膜晶体管的制造过程中，需要用到四个光掩模，以分别图案化栅极、氧化半导体层、蚀刻终止层以及源极/漏极。然而，由于光掩模价格不斐，故使用较多的光掩模来制作薄膜晶体管将会增加整体的制造成本。因此，如何减少光掩模数目并同时兼顾薄膜晶体管的质量成为目前液晶显示器亟待克服的课题。
【发明内容】
[0004]本发明提供一种薄膜晶体管及其制造方法，其栅极具有贯穿孔，能够有效地减少制程所需要使用的光掩模数目并且提升通道层的导电性。
[0005]本发明提供一种薄膜晶体管，包括一基板、一栅极、一通道层、一栅绝缘层、一蚀刻终止层、一源极以及一漏极。栅极配置于基板上且具有多个贯穿孔。通道层位于栅极上。栅绝缘层配置于栅极以及通道层之间。蚀刻终止层配置于通道层上且具有多个接触孔以暴露出部分的通道层。源极以及漏极配置于蚀刻终止层上分别借由接触孔与通道层电性连接。
[0006]其中，该多个贯穿孔与该多个接触孔重迭。
[0007]其中，该多个贯穿孔的边缘与该多个接触孔的边缘对齐。
[0008]其中，该通道层被该接触孔暴露出的区域的导电性大于该通道层被该蚀刻终止层所遮蔽的区域的导电性。
[0009]其中，每一接触孔的直径为X，且每一贯穿孔的直径为X至Χ+2 μπι之间。
[0010]其中，X为3μπι至5μπι之间。
[0011 ] 其中，该栅绝缘层包括氧化硅、氮化硅或其堆栈结构。
[0012]其中，该通道层的材料包括非晶硅材料、多晶硅材料或金属氧化物半导体材料。
[0013]其中，该蚀刻终止层的材料包括氧化硅或是氧化铝。
[0014]本发明提供一种薄膜晶体管的制造方法，其包括提供一基板，并形成一栅极于基板上，其中栅极具有多个贯穿孔。接着，形成栅绝缘层于栅极上，并形成通道层于栅绝缘层上。形成蚀刻终止层于通道层上并图案化蚀刻终止层，以在蚀刻终止层中形成多个接触孔以暴露出部分的通道层。形成一源极以及一漏极于蚀刻终止层上，其中源极以及漏极分别借由接触孔与通道层电性连接。
[0015]其中，所述的薄膜晶体管的制造方法，该图案化该蚀刻终止层的步骤包括:
[0016]形成一光刻胶层于该蚀刻终止层上；
[0017]利用该栅极作为曝光掩模幕图案化该光刻胶层，以暴露出部分的该蚀刻终止层；以及
[0018]移除该蚀刻终止层被该光刻胶层暴露出的部份，以形成该多个接触孔。
[0019]基于上述，本发明的薄膜晶体管中的栅极具有贯穿孔，使得在蚀刻终止层中形成接触孔的制程能够借由背曝(Backside Exposure)来实现。因此，相较于传统的薄膜晶体管能够省下一道光掩模，降低制造成本并减少对位误差。另一方面，由于在背曝的过程中部份的通道层会受到光线的照射，故这些区域的导电性能够受到提升，进而改善薄膜晶体管以及液晶显示器的质量。
[0020]为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
【附图说明】
[0021]图1A至图6A是根据本发明一实施例的薄膜晶体管的制造方法的上视流程示意图。
[0022]图1B至6B是根据图1A至图6A的剖线A_A’的剖面流程示意图。
[0023]图7是现有的薄膜晶体管以及本发明一实施例的薄膜晶体管的线性漏源极电流(IDS)-栅源极电压(VGS)曲线图。
[0024]其中，附图标记:
[0025]100:基板
[0026]G:栅极
[0027]TH:贯穿孔
[0028]G1:栅绝缘层
[0029]ES:蚀刻终止层
[0030]CH:通道层
[0031]C:接触孔
[0032]S:源极
[0033]D:漏极
[0034]300a:第一通道区
[0035]300b:第二通道区
[0036]X、Y:直径
[0037]UV:紫外线光
[0038]200:第一导电材料层
[0039]PR:光刻胶层
[0040]A:本发明一实施例的薄膜晶体管的线性漏源极电流(IDS)-栅源极电压(VGS)曲线
[0041]B:现有的薄膜晶体管的线性漏源极电流(IDS)-栅源极电压(VGS)曲线
【具体实施方式】
[0042]图1A至图6A是根据本发明一实施例的薄膜晶体管的制造方法的上视流程示意图。图1B至6B是根据图1A至图6A的剖线A-A’的剖面流程示意图。以下将针对本发明一实施例的薄膜晶体管的制造流程作详细的说明。
[0043]请同时参照图1A以及图1B，提供基板100，并在基板上形成第一导电材料层200。基板100的材质可为玻璃、石英、有机聚合物、或是其它可适用的材料。具体来说，由于在后续的制造过程中会进行背曝的工艺，故基板100的材质较佳为高透光度的材质。另一方面，基于导电性的考虑，第一导电材料层200—般是使用金属材料，但本发明不限于此。第一导电材料层200亦可以使用其它导电材料，例如:合金、金属材料的氮化物、金属材料的氧化物、金属材料的氮氧化物或是金属材料与其它导电材料的堆栈层。
[0044]紧接着，对第一导电材料层200进行一图案化程序，以在基板100上形成栅极G，如图2A以及图2B所示。栅极G具有多个贯穿孔TH，且贯穿孔TH具有直径Y。在本实施例中，是以两个贯穿孔TH为例示，但本发明不限于此。在其它实施例中，视后续工艺所需，栅极G亦可以具有多于两个的贯穿孔TH。另一方面，在本实施例中，贯穿孔TH的直径Y为3 μ m至7 μπι之间。
[0045]请同时参照图3Α以及图3Β，在形成栅极G之后，依序形成栅绝缘层GI以及通道层CH。栅绝缘层GI的材质例如为无机介电材料。具体来说，栅绝缘层GI的材质可以包括如氧化硅(S1x)、氮化硅(SiNx)或其堆栈结构。另一方面，通道层CH的材质可选择为非晶娃材料、多晶娃材料或是金属氧化物半导体材料，包括非晶娃(amorphous Silicon, a_Si)、氧化铟镓锌(Indium-Gallium-Zinc Oxide, IGZO)、氧化锌(ZnO)、氧化锡(SnO)、氧化铟锌(Indium-Zinc Oxide, ΙΖ0)、氧化嫁锌(Gallium-Zinc Oxide, GZ0)、氧化锌锡(Zinc-TinOxide, ΖΤ0)或氧化铟锡(Indium_Tin Oxide, ΙΤ0)，但本发明不限于此。值得注意的是，通道层CH与栅极G中