薄膜晶体管基板及其制造方法
【技术领域】
[0001]本发明属于晶圆制造和平板显示技术领域。具体地讲，涉及一种薄膜晶体管(TFT)基板及其制造方法。
【背景技术】
[0002]通常，薄膜晶体管(TFT)中的半导体层由金属氧化物薄膜构成，而金属氧化物薄膜对酸非常敏感，即便是弱酸也能够快速地腐蚀氧化物半导体层，从而在氧化物半导体层上刻蚀金属源电极和漏电极时很容易破坏氧化物半导体层本身。
[0003]此外，由于氧化物半导体层较薄(通常在30nm至50nm之间)，即使采用浓度在500:1稀释的氢氟酸(HF)中，只需几秒钟就能够刻蚀氧化物半导体层。在现有技术中，通常会在氧化物半导体层与源电极和漏极之间增设一层蚀刻阻挡层(ESL)来保护底部的氧化物半导体层免受用来形成源电极和漏电极的蚀刻液的影响，但是额外制作一层蚀刻阻挡层需要额外增加一道光刻制程，一道光刻制程包括成膜、曝光、显影、蚀刻、剥离等工序，因而会大大增加了生产成本，降低了生产良率。
【发明内容】
[0004]为了解决上述现有技术的不足，本发明提供一种不需要额外增加蚀刻阻挡层的薄膜晶体管基板及其制造方法。
[0005]根据本发明的一方面，提供一种制造薄膜晶体管基板的方法，所述方法包括:在基底上形成栅电极;在基底上形成栅极绝缘层以覆盖栅电极;在栅极绝缘层上形成半导体层；对半导体层进行等离子化，以形成具有预定厚度的欧姆接触层;在栅极绝缘层上形成金属层以覆盖欧姆接触层;对金属层和欧姆接触层进行图案化，以形成源电极和漏电极并且暴露半导体层的在源电极和漏电极之间的区域;在源电极、漏电极和暴露的半导体层上形成钝化层;在钝化层中形成用于暴露漏电极的接触孔;在钝化层上形成像素电极，像素电极通过接触孔连接到漏电极。
[0006]根据本发明的示例性实施例，对半导体层进行等离子化的步骤可以包括:在250°C至500°C的条件下对半导体层进行活化;利用氩/氮离子对半导体层的表面进行等离子化处理，以形成具有预定厚度的欧姆接触层。
[0007]根据本发明的示例性实施例，对金属层和欧姆接触层进行图案化的步骤可以包括:采用干蚀刻法对金属层的一部分进行蚀刻，之后利用含有H202的蚀刻液对剩余的金属层和欧姆接触层进行蚀刻，从而得到源电极和漏电极并且暴露半导体层的在源电极和漏电极之间的区域。
[0008]根据本发明的示例性实施例，金属层可以包括Mo和A1中的至少一种。
[0009]根据本发明的示例性实施例，栅电极可以包括Mo和A1中的至少一种。
[0010]根据本发明的示例性实施例，栅极绝缘层可以包括氧化硅层或氧化硅层与氮化硅层的复合层。
[0011]根据本发明的示例性实施例，钝化层可以包括氧化硅层，或者以从下到上的顺序堆叠的氧化硅层和氮化硅层的复合层。
[0012]根据本发明的示例性实施例，像素电极可以包括ΙΤ0。
[0013]根据本发明的示例性实施例，半导体层可以包括氧化铟镓锌。
[0014]根据本发明的另一方面，提供一种薄膜晶体管基板，所述薄膜晶体管基板包括:栅电极，形成在基底上;栅极绝缘层，形成在基底上以覆盖栅电极;半导体层，形成在栅极绝缘层上;源电极和漏电极，形成在半导体层的两侧上；欧姆接触层，形成在源电极与半导体层之间以及漏电极与半导体层之间；钝化层，形成在半导体层、源电极和漏电极上;像素电极，形成在钝化层上并连接到漏电极。
[0015]根据本发明的制造薄膜晶体管基板的方法，不需要在半导体层与源电极和漏电极之间增设蚀刻阻挡层，因此降低了生产成本，简化了制造工艺。此外，根据本发明的方法，能够避免金属刻蚀液对金属氧化物的刻蚀。此外，根据本发明的方法，能够在半导体层与源电极和漏电极之间形成良好的欧姆接触。
【附图说明】
[0016]图1至图6示出了根据本发明的示例性实施例的制造薄膜晶体管基板的流程示意图。
【具体实施方式】
[0017]下面将参照附图详细地描述本发明的示例性实施例。
[0018]以下将结合附图来详细描述本发明的示例性实施例，然而，附图只是示意性地示出了本发明的具体示例，且不具有限制作用。然而，本领域技术人员应理解的是，在不脱离本发明的权利要求所限定的保护范围的情况下，可以对其进行各种修改和变形。
[0019]在下文中，将通过参照附图解释本发明的示例性实施例来详细描述本发明。
[0020]图1至图6示出了根据本发明的示例性实施例的制造薄膜晶体管基板的流程示意图。
[0021]如图1中所示，在基底100上形成栅电极110。基底100可以由含有Si02作为主要成分的透明玻璃材料形成，但是不限于此。
[0022]通常，通过物理气相沉积(PVD)法在基底100上形成栅电极110。具体地讲，采用PVD法在基底100上沉积金属氧化物，之后执行黄光工艺和刻蚀工艺来形成具有预定图案的栅电极110。
[0023]栅电极110可以包括A1和Mo中的至少一种，然而，本发明并不限于此，也可以包括其它适合的金属材料。在本发明的一个示例性实施例中，栅电极110的厚度可以为2000埃至5500埃。
[0024]接着，如图2中所示，在基底100上形成栅极绝缘层120以覆盖栅电极110。具体地讲，通过等离子增强化学气相沉积法在基底100上沉积金属层，接着执行黄光工艺和刻蚀工艺来得到栅极绝缘层120。在本发明的示例性实施例中，栅极绝缘层120可以形成为氧化硅(S1x)的单层或者氧化硅(S1x)和氮化硅(SiNx)的复合层。此外，在本发明的非限制性实施例中，栅极绝缘层120的厚度可以为1500埃至4000埃，然而，本发明不限于此。
[0025]然后，如图3中所示，在栅极绝缘层120上形成半导体层130和欧姆接触层140。具体地讲，首先在栅极绝缘层120上沉积金属氧化物，然后执行黄光工艺和刻蚀工艺来得到具有预定图案的半导体层130，之后在空气或氧化的环境下，在250°C?500°C的温度下对半导体层130的表面进行活化，接着通过干蚀刻法(Dry Etch)或CVD机台使用氩(Ar)/氮(N2)离子对半导体层130的表面进行等离子化(Plasma)处理，从而将半导体层130的一部分转化为具有预定厚度的欧姆接触层140。
[0026]在