一种ldmos器件及其制作方法
【技术领域】
[0001] 本发明涉及半导体技术领域，具体而言涉及一种LDM0S器件及其制作方法。
【背景技术】
[0002] 在0· 35umBCD工艺中，高压横向双扩散金属氧化物半导体（HighVoltage lateraldoublediffusionmetaloxidesemiconductor，简称HVLDM0S)(18_24V操作电 压）使用场氧化层做漂移区实现耐压功能。在可靠性评估过程中，最大的问题来自于热载 流子注入（Hotcarrierinjection,简称HCI)失效。改善HCI通常的办法是通过调整注 入能量、剂量（NM/NG层次注入）来优化沟道附近电场分布，减弱碰撞电离强度，具体表现在 ISUB第一个峰值的降低。图1中表格列出了四次实验分片的结果，目的都是为了降低ISUB Ist峰值从而改善HCI寿命，可以看出，虽然四次注入组合都逐步优化电场分布，从图2的 ISUBIst峰值看碰撞电离减弱，但是HCI寿命时间并没有得到有效改善，还是没有达标（HCI 目标>0. 2Year)，因此仅通过调整离子注入能量剂量来减弱碰撞电离的角度出发，虽然电场 大小优化确实对HCI寿命有改善，但是并不能达到HCI通过的可靠性标准。而且离子注入 剂量调整范围有限，难以达到优化沟道附近电场分布，减弱碰撞电离强度，提高器件可靠性 和良率的目的。
[0003] 因此，为了解决上述技术问题，有必要提出一种新的横向双扩散金属氧化物半导 体场效应晶体管的制作方法。
【发明内容】
[0004] 在
【发明内容】
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进 一步详细说明。本发明的
【发明内容】
部分并不意味着要试图限定出所要求保护的技术方案的 关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
[0005] 为了克服目前存在的问题，本发明提供一种LDM0S器件，包括：
[0006] 半导体衬底；
[0007] 体区和漂移区，其形成于所述半导体衬底的表面处且彼此间隔开，其中所述体区 和所述漂移区分别具有第一导电类型和第二导电类型；
[0008] 较薄的场氧化层，其形成于所述漂移区上方，其中所述较薄的场氧化层的厚度范 围为1000~3000埃；
[0009] 源区和漏区，其位于所述较薄的场氧化层的两侧并分别形成于所述体区和所述漂 移区内；以及
[0010] 体区引出区，其形成在所述体区内且与所述源区间隔开；
[0011] 栅极，其位于所述体区和所述漂移区之间的所述半导体衬底上且覆盖所述体区和 所述较薄的场氧化层的一部分。
[0012] 进一步，所述第一导电类型为P型，所述第二导电类型为N型。
[0013] 进一步，还包括环绕所述体区和漂移区的深阱区，所述深阱区具有所述第一导电 类型。
[0014] 进一步，所述LDM0S器件为HVLDM0S器件。
[0015] 进一步，所述半导体衬底包括硅基底、形成在所述硅基底表面处的掩埋层以及形 成在所述掩埋层之上的外延层。
[0016] 进一步，所述栅极下方还形成有栅介电层，其中所述栅介电层位于所述源区和所 述较薄的场氧化层之间。
[0017] 本发明实施例二提供一种如实施例一中所述LDM0S器件的制作方法，包括形成较 薄的场氧化层的步骤，其中所述较薄的场氧化层的厚度范围为1000~3000埃。
[0018] 进一步，采用L0C0S工艺构图氧化形成所述场氧化层。
[0019] 综上所述，根据本发明的LDM0S器件，在漂移区上方的场氧化层的厚度较薄，增强 了多晶硅场板的RESURF作用，将最大碰撞电离点从沟道表面向漂移区体内转移使其远离 沟道，热电子更不容易进入栅氧从而大幅提高器件的HCI(热载流子）寿命，进而提高了器 件的可靠性和良率。
【附图说明】
[0020] 本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发 明的实施例及其描述，用来解释本发明的原理。
[0021] 附图中：
[0022] 图1为四次IMP参数调整所获得结果的列表图；
[0023] 图2为四次頂P调整对应Isub的峰值分布图；
[0024] 图3为本发明实施例一的LDM0S器件的剖面示意图；
[0025] 图4为本发明实施例一的场氧化层减薄后24VHSIsub的曲线图；
[0026] 图5为本发明实施例一的LDM0S器件的HCI寿命测试结果的列表图；
[0027] 图6为根据本发明实施例二的方法依次实施步骤的流程图。
【具体实施方式】
[0028] 在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然 而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以 实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进 行描述。
[0029] 应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的 实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给 本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终 相同附图标记表示相同的元件。
[0030] 应当明白，当元件或层被称为"在...上"、"与...相邻"、"连接到"或"耦合到"其 它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层， 或者可以存在居间的元件或层。相反，当元件被称为"直接在...上"、"与...直接相邻"、 "直接连接到"或"直接耦合到"其它元件或层时，则不存在居间的元件或层。应当明白，尽管 可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、 层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部 分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元 件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
[0031] 空间关系术语例如"在...下"、"在...下面"、"下面的"、"在...之下"、"在...之 上"、"上面的"等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与 其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使 用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为"在其它元件下 面"或"在其之下"或"在其下"元件或特征将取向为在其它元件或特征"上"。因此，示例性 术语"在...下面"和"在...下"可包括上和下两个取向。器件可以另外地取向（旋转90 度或其它取向）并且在此使用的空间描述语相应地被解释。
[0032] 在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使 用时，单数形式的"一"、"一个"和"所述/该"也意图包括复数形式，除非上下文清楚指出 另外的方式。还应明白术语"组成"和/或"包括"，当在该说明书中使用时，确定所述特征、 整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操 作、元件、部件和/或组的存在或添加。在此使用时，术语"和/或"包括相关所列项目的任 何及所有组合。
[0033] 为了彻底理解本发明，将在下列的描述中提出详细的结构及步骤，以便阐释本发 明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明 还可以具有其他实施方式。
[0034] 实施例一
[0035] 图3所示为按照本发明实施例的HVLDM0S的基本剖面示意图。在该实施例中， HVLDM0S为N型LDM0S，以下结合图3对该实施例的N型LDM0S进行具体说明。
[0036] 本发明提供一种LDM0S器件。如图3所示，LDM0S器件30包括：半导体衬底300、 体区301、漂移区302、环绕体区301和漂移区302的深阱区303、漂移区302上方较薄的场 氧化层304、栅极305、源区306、漏区307以及体区引出区308。其中，体区301和漂移区 302彼此间隔开地形成于半导体衬底300的表面处，且分别具有第一导电类型和第二导电 类型。深阱区303具有与体区301相同的导电类型，即第一导电类型。
[0037] 本发明提供的LDM0S器件30的半导体衬底300可以是硅、绝缘体上硅（SOI)、绝缘 体上层叠硅（SS0I)、绝缘体上层叠锗化硅（S-SiGeOI)、绝缘体上锗化硅（SiGeOI)以及绝缘 体上锗（GeOI)中的至少一种。优选地，在根据本发明的一个实施例中，半导体衬底300包 括硅基底、形成在硅基底表面处的掩埋层以及形成在掩埋层之上的外延层。LDM0S器件30 的体区301、漂移区302、深阱区303、栅极305、源区306、漏区307以及体区引出区308等部 件或区域可以形成在外延层上。这种结构的半导体衬底300具有良好的隔离效果以及较小 的寄生电容。
[0038]LDM0S器件30的体区301和深阱区303具有第一导电类型，而漂移区302具有不 同于体区301和深阱区303的第二导电类型。一般来说，半导体器件中的导电类型主要包 括两种，即：P型掺杂和N型掺杂。其中，P型掺杂的主要掺杂元素包括B和P，而N型掺杂的 主要掺杂元素为As。在根据本发明的一个优选实施例中，第一导电类型可以为P型掺杂，相 应地，第二导电类型可以为N型掺杂。即体区301和深阱区303为P型掺杂，而漂移区302 为N型掺杂。
[0039] 掺杂一般是通过注入的方法实现。所需要的掺杂浓度越高，则注入过程中的注入 剂量相应地也应该越高