所需的各种不同MOSFET器件类型(例如增大漏极一侧的横向结深和长度，以便增大驱动能力等等)。
[0036]如图9所示，在鳍片1F上被假栅极堆叠5覆盖部分之外的区域上外延生长提升源漏1HS和1HD。例如通过PECVD、MOCVD、MBE、ALD、热分解、蒸发、溅射等工艺，在鳍片1F顶部轻掺杂区1LS和1LD上方外延生长提升漏区1HD和提升源区1HS。其中，提升源漏区1HS/1HD材质可以与衬底1、鳍片1F相同，例如均为Si，也可以材质不同，例如具有更高应力的SiGe、S1:C、S1:H、SiSn、GeSn、SiGe:C等及其组合。任选地，在第一栅极侧墙6A上进一步形成第二栅极侧墙6B，其材质工艺类似于第一栅极侧墙。任选地，在外延生长提升源漏的同时进行原位掺杂、或者外延之后进行离子注入(以第二栅极侧墙6B)而重掺杂，使得提升源漏1HD/1HS具有高于轻掺杂源漏1LD/1LS的杂质浓度。随后，退火以激活掺杂的杂质。
[0037]如图10所示，在整个器件上形成接触刻蚀停止层(CESL)7A以及层间介质层(ILD) 7B。优选地，先在器件上通过PECVD、HDPCVD、溅射等工艺形成氮化硅的接触刻蚀停止层7A (可以省略)。随后，通过旋涂、喷涂、丝网印刷、CVD、PVD等工艺形成氧化硅、低k材料的ILD 7B，其中低k材料包括但不限于有机低k材料(例如含芳基或者多元环的有机聚合物)、无机低k材料(例如无定形碳氮薄膜、多晶硼氮薄膜、氟硅玻璃、BSG、PSG、BPSG)、多孔低k材料(例如二硅三氧烷(SSQ)基多孔低k材料、多孔二氧化硅、多孔S1CH、掺C 二氧化硅、掺F多孔无定形碳、多孔金刚石、多孔有机聚合物)。随后，采用CMP、回刻等工艺平坦化ILD 7B以及硬掩模层5C直至暴露假栅极堆叠5的假栅极材料层5B。
[0038]如图11所示，去除假栅极堆叠5，形成栅极沟槽7C。去除假栅极堆叠5，可以采用湿法腐蚀，例如热磷酸针对氮化硅，TMAH针对多晶硅、非晶硅，强酸(硫酸、硝酸)以及强氧化剂(臭氧、双氧水)组合针对非晶碳、DLC，HF基腐蚀液(稀释HF或者Β0Ε，Β0Ε为缓释刻蚀剂，NH4F与HF混合溶液)针对氧化硅，由此去除假栅极材料层5Β以及假栅极绝缘层5Α，直至暴露鳍片1F顶部。此外，也可以采用各向异性的干法刻蚀(仅沿第二方向的Χ-Χ’轴线)，调节碳氟基气体的配比，使得底部刻蚀速率大于侧壁刻蚀速率(刻蚀比例如大于5:1并优选10?15:1)，由此刻蚀形成垂直侧壁形貌的栅极沟槽7C。
[0039]如图12所示，在栅极沟槽7C中形成最终的栅极堆叠8。例如，采用PECVD、HDPCVD、M0CVD、MBE、ALD、蒸发、溅射等工艺，在栅极沟槽中形成了栅极堆叠8。栅极堆叠8至少包括高k材料的栅极绝缘层8A以及金属基材料的栅极导电层10B。高k材料包括但不限于包括选自 Hf02、HfS1x、HfS1N、HfA10x、HfTa0x、HfLa0x、HfAlSi0x、HfLaSi0x 的铪基材料(其中，各材料依照多元金属组分配比以及化学价不同，氧原子含量X可合理调整，例如可为1?6且不限于整数)，或是包括选自Zr02、La203、LaA103、Ti02、Y203的稀土基高Κ介质材料，或是包括Α1203，以其上述材料的复合层。栅极导电层8Β则可为多晶硅、多晶锗硅、或金属，其中金属可包括 Co、N1、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、T1、Hf、Zr、W、Ir、Eu、Nd、Er、La 等金属单质、或这些金属的合金以及这些金属的氮化物，栅极导电层10B中还可掺杂有C、F、N、0、B、P、As等元素以调节功函数。栅极导电层8B与栅极绝缘层8A之间还优选通过PVD、CVD、ALD等常规方法形成氮化物的阻挡层(未示出)，阻挡层材质为MxNy、MxSiyNz、MxAlyNz、MaAlxSiyNz，其中Μ为Ta、T1、Hf、Zr、Mo、W或其它元素。
[0040]之后可以采用常规工艺完成器件互连。例如，依次刻蚀ILD 7B、接触刻蚀停止层7A，直至暴露源漏区1HS/1HD，形成接触孔。刻蚀方法优选各向异性的干法刻蚀，例如等离子干法刻蚀或者RIE。优选地，在接触孔暴露的源漏区上形成金属硅化物(未示出)以降低接触电阻。例如，在接触孔中蒸发、溅射、M0CVD、MBE、ALD形成金属层(未示出)，其材质例如N1、Pt、Co、T1、ff等金属以及金属合金。在250?1000摄氏度下退火1ms?lOmin,使得金属或金属合金与源漏区中所含的Si元素反应形成金属硅化物，以降低接触电阻。随后在接触孔中填充接触金属层，例如通过MOCVD、MBE、ALD、蒸发、溅射等工艺，形成了接触金属层，其材料优选延展性较好、填充率较高并且相对低成本的材料，例如包括W、T1、Pt、Ta、Mo、Cu、Al、Ag、Au等金属、这些金属的合金、以及这些金属的相应氮化物。随后，采用CMP、回刻等工艺平坦化接触金属层，直至暴露CESL层7A。
[0041]依照本发明的半导体器件制造方法，通过调整倾斜离子注入方向与鳍片结构之间的水平夹角，有效控制LDD/SDE结构的均匀性以及横向结深，提高了器件的稳定性。
[0042]尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。
【主权项】
1.一种半导体器件制造方法，包括: 在衬底上形成沿第一方向延伸的多个鳍片； 在鳍片上形成沿第二方向延伸的假栅极堆叠结构； 在假栅极堆叠结构沿第一方向的两侧形成栅极侧墙； 以栅极侧墙为掩模，执行轻掺杂离子注入，在栅极侧墙沿第一方向的两侧鳍片中形成源漏延伸区，其中，离子注入方向不仅相对于垂直方向具有垂直倾角，还相对于第一方向具有水平倾角； 去除假栅极堆叠结构，形成栅极沟槽； 在栅极沟槽中形成栅极堆叠结构。2.如权利要求1的半导体器件制造方法，其中，形成假栅极堆叠结构之前进一步包括，执行离子注入，在鳍片中部和/或底部形成穿通阻挡层。3.如权利要求1的半导体器件制造方法，其中，栅极侧墙包括水平的第一部分以及垂直的第二部分。4.如权利要求1的半导体器件制造方法，其中，执行轻掺杂离子注入步骤期间，以垂直方向为轴线，对称地旋转离子注入方向，使得源漏延伸区中掺杂离子的分布相对于第一方向和/或第二方向是均匀的。5.如权利要求1的半导体器件制造方法，其中，执行轻掺杂离子注入步骤期间，调整水平倾角的大小，以控制源漏延伸区沿第一方向的结深。6.如权利要求1的半导体器件制造方法，其中，水平倾角的大小为30?60度。7.如权利要求1的半导体器件制造方法，其中，形成栅极沟槽的步骤之前进一步包括: 在栅极侧墙沿第一方向的两侧外延生长提升源漏区； 在栅极侧墙上形成第二栅极侧墙； 以第二栅极侧墙为掩模，执行离子注入，调整提升源漏区的掺杂类型和/或浓度。8.如权利要求7的半导体器件制造方法，其中，形成提升源漏区之后进一步包括在器件上形成接触刻蚀停止层以及层间介质层。9.如权利要求1的半导体器件制造方法，其中，栅极堆叠结构包括高K材料的栅极绝缘层以及金属材料的栅极导电层。10.如权利要求1的半导体器件制造方法，其中，执行轻掺杂离子注入步骤期间，以垂直方向为轴线，旋转离子注入方向并且同时调整水平倾角的大小，以使得源漏延伸区沿第一方向的结深不同。
【专利摘要】一种半导体器件制造方法，包括：在衬底上形成沿第一方向延伸的多个鳍片；在鳍片上形成沿第二方向延伸的假栅极堆叠结构；在假栅极堆叠结构沿第一方向的两侧形成栅极侧墙；以栅极侧墙为掩模，执行轻掺杂离子注入，在栅极侧墙沿第一方向的两侧鳍片中形成源漏延伸区，其中，离子注入方向不仅相对于垂直方向具有垂直倾角，还相对于第一方向具有水平倾角；去除假栅极堆叠结构，形成栅极沟槽；在栅极沟槽中形成栅极堆叠结构。依照本发明的半导体器件制造方法，通过调整倾斜离子注入方向与鳍片结构之间的水平夹角，有效控制LDD/SDE结构的均匀性以及横向结深，提高了器件的稳定性。
【IPC分类】H01L21/336
【公开号】CN105470136
【申请号】CN201410459780
【发明人】殷华湘, 马小龙, 张严波, 朱慧珑
【申请人】中国科学院微电子研究所
【公开日】2016年4月6日
【申请日】2014年9月11日