一种半导体器件及其制造方法、电子装置的制造方法
【技术领域】
[0001]本发明涉及半导体制造工艺，具体而言涉及一种半导体器件及其制造方法、电子
目.ο
【背景技术】
[0002]在先进半导体器件的制造工艺中，嵌入式锗硅工艺可以明显增强PMOS的性能。为了获得更大的工艺窗口和更好的电学性能，通常是先在栅极的两侧形成侧壁结构，然后形成嵌入式锗硅。
[0003]在现有的嵌入式锗硅工艺中，通常在PMOS的源/漏区形成Σ状凹槽以用于在其中选择性外延生长嵌入式锗硅，Σ状凹槽可以有效缩短器件沟道的长度，满足器件尺寸按比例缩小的要求。通常采用先干法蚀刻再湿法蚀刻的工艺形成Σ状凹槽，为了精确控制Σ状凹槽的最宽处的尺寸，先通过各向异性的干法蚀刻形成U型凹槽，再通过湿法蚀刻将U型凹槽转变为Σ状凹槽。U型凹槽的宽度尺寸可以通过栅极两侧的侧壁结构的厚度加以控制，由于侧壁结构的厚度通常较薄，因而造成器件的边缘电容值较高，导致器件性能的下降。
[0004]因此，需要提出一种方法，以解决上述问题。
【发明内容】
[0005]针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括:提供具有NMOS区和PMOS区的半导体衬底，在所述半导体衬底上形成有栅极结构以及位于所述栅极结构两侧的第一侧壁结构；在位于所述PMOS区的第一侧壁结构之间的半导体衬底中形成U形凹槽；蚀刻所述U形凹槽，以形成Σ状凹槽；外延生长嵌入式锗硅层，以完全填充所述Σ状凹槽；去除位于所述PMOS区的第一侧壁结构，并在位于所述PMOS区的栅极结构两侧形成第二侧壁结构；通过蚀刻去除部分所述第二侧壁结构，并实施应力近临工艺以增强作用于所述PMOS区的沟道区的应力。
[0006]在一个示例中，采用各向异性的干法蚀刻形成所述U形凹槽。
[0007]在一个示例中，形成所述U形凹槽之后，还包括实施灰化处理，以去除残留于所述U形凹槽的侧壁和底部的由所述干法蚀刻所产生的聚合物。
[0008]在一个示例中，所述灰化处理是在高浓度的H2的氛围下进行的，所述H2的含量为40% -100%，温度为 3000C -4000C ο
[0009]在一个示例中，形成所述嵌入式锗硅层之后，还包括在所述嵌入式锗硅层的顶部形成硅帽层的步骤。
[0010]在一个示例中，所述第二侧壁结构的构成材料为具有低介电常数的材料，以有效改善后续实施所述应力近临工艺之后通过沉积工艺形成的接触孔蚀刻停止层的形貌。
[0011]在一个示例中，在形成所述第二侧壁结构之前，还包括实施另一应力近临工艺的过程，其包括以下步骤:先在位于所述PMOS区的栅极结构两侧形成第三侧壁结构，再通过湿法蚀刻完全去除所述第三侧壁结构，最后实施所述另一应力近临工艺。
[0012]在一个实施例中，本发明还提供一种采用上述方法制造的半导体器件。
[0013]在一个实施例中，本发明还提供一种电子装置，所述电子装置包括所述半导体器件。
[0014]根据本发明，形成所述U形凹槽所带来的边缘电容的数值大为减小，同时可以有效改善后续通过沉积工艺形成的接触孔蚀刻停止层的形貌。
【附图说明】
[0015]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
[0016]附图中:
[0017]图1A-图1F为根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图；
[0018]图2为根据本发明示例性实施例一的方法依次实施的步骤的流程图。
【具体实施方式】
[0019]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0020]为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的半导体器件及其制造方法、电子装置。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0021]应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[0022][示例性实施例一]
[0023]参照图1A-图1F，其中示出了根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图。
[0024]首先，如图1A所示，提供半导体衬底100，半导体衬底100的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底100的构成材料选用单晶硅。在半导体衬底100中形成有隔离结构，作为示例，隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。隔离结构将半导体衬底100分为NMOS区和PMOS区，为了简化，图示中仅示出PMOS区。半导体衬底100中还形成有各种阱(well)结构，为了简化，图示中予以省略。
[0025]在半导体衬底100上形成有栅极结构，作为示例，栅极结构包括依次层叠的栅极介电层102a、栅极材料层102b和栅极硬掩蔽层102c。栅极介电层102a包括氧化物层，例如二氧化硅(S12)层。栅极材料层102b包括多晶硅层、金属层、导电性金属氮化物层、导电性金属氧化物层和金属硅化物层中的一种或多种，其中，金属层的构成材料可以是钨(W)、镍(Ni)或钛(Ti);导电性金属氮化物层包括氮化钛(TiN)层；导电性金属氧化物层包括氧化铱(IrO2)层；金属硅化物层包括硅化钛(TiSi)层。栅极硬掩蔽层102c包括氧化物层、氮化物层、氮氧化物层和无定形碳中的一种或多种，其中，氧化物层的构成材料包括硼磷硅玻璃(BPSG)、磷硅玻璃(PSG)、正硅酸乙酯(TEOS)、未掺杂硅玻璃(USG)、旋涂玻璃(SOG)、高密度等离子体(HDP)或旋涂电介质(SOD);氮化物层包括氮化硅(Si3N4)层；氮氧化物层包括氮氧化硅(S1N)层。栅极介电层102a、栅极材料层102b以及栅极硬掩蔽层102c的形成方法可以采用本领域技术人员所熟习的任何现有技术，优选化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(RTCVD)、等离子体增强化学气相沉积(PECVD)。
[0026]此外，作为示例，在半导体衬底100上还形成有位于栅极结构两侧且紧靠栅极结构的第一侧壁结构101。其中，第一侧壁结构101由氧化物、氮化物或者二者的组合构成。在形成第一侧壁结构101之前，还包括LDD注入以在源/漏区形成轻掺杂漏(LDD)结构及Halo注入以调节阈值电压Vt和防止源/漏耗尽层的穿通。在第一形成侧壁结构101之后，还包括源/漏注入。
[0027]接着，如图1B所示，在位于PMOS区的第一侧壁结构101之间的半导体衬底100中形成U形凹槽103。作为示例，采用各向异性的干法蚀刻形成U形凹槽103，蚀刻气体包括HBr, Cl2,He和O2，不含有氟基气体。实施所述干法蚀刻之前，需要先形成仅遮蔽NMOS区的掩膜层，作为示例，掩膜层可以为自下而上层叠的缓冲层和应力材料层，其中，缓冲层可以为氧化物层或氮氧化硅层，应力材料层为可以为具有拉应力的氮化硅层。
[0028]接着，如图1C所示，实施灰化处理，以去除残留于U形凹槽103的侧壁和底部的由前述干法蚀刻所产生的聚合物。作为示例，所述灰化处理是在高浓度的H2的氛围下进行的，其中，H2的含量为40% -100%，温度为3000C -4000C ο
[0029]接下来，蚀刻U形凹槽103，以形成Σ状凹槽104。采用湿法蚀刻工艺实施所述蚀亥|J，利用湿法蚀刻的蚀刻剂在半导体衬底100的构成材料的不同晶向上的蚀刻速率不同的特性(100晶向和110晶向的蚀刻速率高于111晶向的蚀刻速率)，扩展蚀刻U形凹槽103以形成Σ状凹槽104。作为示例，所述湿法蚀刻的腐蚀液为四甲基氢氧化铵(TMAH)溶液，温度为30°C -6