用于电介质蚀刻应用的集成蚀刻/清洁的制作方法
【技术领域】 本发明总体上涉及半导体领域，更具体涉及用于电介质蚀刻应用的集成蚀刻/清洁。
【背景技术】
[0001 ]各种半导体器件的制造涉及执行接触蚀刻，其中电介质材料被蚀刻以形成凹部， 随后在该凹部中形成电触点。随着器件尺寸持续缩小，此接触蚀刻越来越难以以足够的选 择性和可接受的对设备的低损坏程度来执行。
【发明内容】
[0002] 某些实施方式涉及用于在电介质材料中蚀刻凹入特征的方法和装置。通常情况 下，电介质材料位于半导体材料上，该半导体材料对来自离子的损害是灵敏的。可以使用两 个基本的蚀刻操作来形成凹入特征，第一蚀刻操作用电容耦合等离子体执行，而第二蚀刻 操作用感应耦合等离子体执行。第一蚀刻操作通常在来自电容耦合等离子体的离子可以基 本上穿透通过剩余的电介质材料从而损坏下伏的半导体材料之前停止。第二蚀刻操作在不 太可能损坏下伏的半导体材料的较温和的条件下完成对凹入特征的蚀刻。以这种方式，对 下伏的半导体材料的损坏被避免，并且既不需要去除或也不需要修复受损的半导体材料。
[0003] 在本文的实施方式的一个方面，提供了一种在半导体衬底中蚀刻凹入特征的方 法，该方法包括:提供包括在半导体材料上的电介质材料的衬底到第一反应室中，其中，所 述凹入特征将在所述电介质材料中形成;在所述第一反应室中执行第一蚀刻操作以将所述 电介质材料中的所述凹入特征蚀刻到第一深度，所述第一蚀刻操作包括使所述衬底暴露于 包括在所述电介质材料中具有平均自由程的第一组离子的第一等离子体，所述第一等离子 体是电容耦合等离子体，其中在所述第一蚀刻操作之后，在所述第一蚀刻深度下且在所述 半导体材料上方的剩余电介质材料具有至少是约所述电介质材料中的所述第一组离子的 平均自由程的厚度;将所述衬底从所述第一反应室传送到第二反应室;在传送所述衬底之 后，在第二反应室中执行第二蚀刻操作以将所述凹入特征蚀刻至最终深度，其中所述第二 蚀刻操作是包括使衬底暴露于第二等离子体的原子层蚀刻操作，所述第二等离子体是感应 親合等离子体。
[0004] 在一些实施方式中，所述第二蚀刻操作包括:使所述衬底暴露于蚀刻反应物，并使 所述蚀刻反应物能吸附到所述衬底的表面上，从所述第二反应室去除未被吸附的蚀刻反应 物，使所述衬底暴露于所述第二等离子体以驱动在被吸附的蚀刻反应物中的物质和在所述 凹入特征中的电介质材料之间的反应，从而去除所述电介质材料的一部分，以及重复使所 述衬底暴露于蚀刻反应物、去除所述未被吸附的蚀刻反应物，以及使所述衬底暴露于所述 第二等离子体这些步骤，直到所述凹入特征达到最终深度。所述蚀刻反应物可以包括碳氟 化合物。在多种情形下，当所述凹入特征达到最终蚀刻深度时，所述半导体材料暴露。
[0005] 在一些情形下，所述第一蚀刻操作包括:使所述衬底暴露于碳氟化合物等离子体 以在所述衬底上沉积碳氟聚合物层，以及使所述衬底暴露于所述第一等离子体以蚀刻所述 碳氟聚合物和电介质。在一些实施方式中，使所述衬底暴露于所述第一等离子体包括执行 碳氟聚合物溅射阶段以及执行激活的蚀刻阶段。使所述衬底暴露于所述第一等离子体还可 以包括在所述碳氟聚合物基本上在所述激活的蚀刻阶段去除后执行纯溅射阶段。在某些实 施方式中，在所述碳氟聚合物溅射阶段和激活的蚀刻阶段期间，用于产生所述第一等离子 体的总的RF功率为约900瓦或小于900瓦，在所述第一反应室中的压强是介于约10-40毫托 之间，并且所述衬底保持介于约60-110°C之间。在碳氟聚合物溅射阶段期间，所述第一等离 子体可以从以介于约20-2000sccm之间的速率流动的惰性气体产生，以及，在所述激活的蚀 刻阶段期间，所述第一等离子体可以从以介于约40-lOOOsccm之间的速率流动的惰性气体 产生。在一些实施方式中，用于生成所述碳氟化合物等离子体的气体包括碳氟化合物和惰 性气体，并且，其中用于产生所述第一等离子体的气体包括惰性气体。例如，在一些情形下， 用于产生所述第一等离子体的气体基本上不包括非惰性物质。
[0006] 通常当在所述第一蚀刻深度下且在所述半导体材料上方剩余的所述电介质材料 至少与所述电介质材料中的所述第一组离子的平均自由程一样厚时，使所述第一蚀刻操作 停止。在一些情形下，在所述电介质材料中的第一组离子的平均自由程介于约1-10纳米之 间。在一些情形下，在所述电介质材料中的第一组离子的平均自由程介于约2-5纳米之间。
[0007] 在多种实施方式中，所述电介质材料是氧化硅。所述凹入特征可以是接触孔，随后 在所述接触孔中形成触点。在某些情形中，所述凹入特征为用于FinFET的接触孔。经蚀刻的 所述特征可以具有特定的尺寸。在一些情形下，例如，当所述凹入特征处于最终深度时，经 蚀刻的所述特征具有介于约7-30纳米之间的宽度。在一些情形下，所述最终深度可以是介 于约40-150纳米之间。进一步，当所述凹入特征处于最终深度时，所述蚀刻特征可以具有介 于约4:1和12:1之间的高度:宽度的高宽比。
[0008] 在一特定的实施方式中，所述第一组离子具有在所述电介质材料中的最大穿透深 度，并且在所述第一蚀刻操作之后，在所述第一蚀刻深度下且在所述半导体材料上方的所 述剩余电介质材料的厚度至少是约为所述电介质材料中的所述第一组离子的最大穿透深 度。
[0009] 在所公开的实施方式的另一个方面，提供了一种在半导体衬底上的电介质材料中 蚀刻凹入特征的装置，该装置包括:第一反应室，其包括用于产生电容耦合等离子体的第一 等离子体发生器;第二反应室，其包括用于产生感应耦合等离子体的第二等离子体发生器， 其中所述第一和第二反应室在群集工具中被一起提供；以及一个或多个控制器，其用于控 制在所述第一和第二反应室中的工艺，所述一个或多个控制器包括用于下述操作的指令： 在所述第一反应室中执行第一蚀刻操作以将所述电介质材料中的所述凹入特征蚀刻到第 一深度，所述第一蚀刻操作包括:使所述衬底暴露于包括在所述电介质材料中具有平均自 由程的第一组离子的第一等离子体，以及在所述第一蚀刻深度下且在所述半导体材料上方 剩余的所述电介质材料达到将小于所述电介质材料中的所述第一组离子的平均自由程的 厚度前，使所述第一蚀刻操作停止;将所述衬底从所述第一反应室传送到所述第二反应室； 以及在所述第二反应室中执行第二蚀刻操作以将所述电介质材料中的所述凹入特征蚀刻 至最终深度，所述第二蚀刻操作是原子层蚀刻处理，所述原子层蚀刻处理包括:使所述衬底 暴露于第二等离子体，所述第二等离子体是感应耦合等离子体。
[0010] 在一些实施方式中，用于执行所述第二蚀刻操作的所述指令进一步包括用于下述 操作的指令:使所述衬底暴露于蚀刻反应物，并使所述蚀刻反应物能吸附到所述衬底的表 面上，从所述第二反应室去除未被吸附的蚀刻反应物，使所述衬底暴露于所述第二等离子 体以驱动在所述被吸附的反应物中的物质和在所述凹入特征中的电介质材料之间的反应， 从而去除所述电介质材料的一部分，以及重复使所述衬底暴露于蚀刻反应物、去除所述未 被吸附的蚀刻反应物，以及使所述衬底暴露于所述第二等离子体这些步骤，直到所述凹入 特征达到最终深度。
[0011] 用于执行所述第一蚀刻操作的所述指令可以在不同的情形下包括用于下述操作 的指令:使所述衬底暴露于碳氟化合物等离子体以在所述衬底上沉积碳氟聚合物层，以及 使所述衬底暴露于所述第一等离子体以蚀刻所述碳氟聚合物和电介质。用于使所述衬底暴 露于所述第一等离子体的指令可以包括用于执行碳氟聚合物溅射阶段以及激活的蚀刻阶 段的指令。用于使所述衬底暴露于所述第一等离子体的指令可以进一步包括用于在所述碳 氟聚合物基本上在所述激活的蚀刻阶段去除后执行纯溅射阶段的指令。
[0012] 在一些实现方式中，用于执行所述碳氟聚合物溅射阶段的指令包括用以进行下述 操作的指令:使惰性气体以介于约20_2000sccm之间的速率流动以产生所述第一等离子体， 供应约900瓦或小于900瓦的总的RF功率以产生所述第一等离子体，在所述第一反应室中将 压强保持在介于约10-40毫托之间，以及将所述衬底保持在介于约60-110°C之间的温度下， 并且用于执行所述激活的蚀刻阶段的指令包括用以执行以下操作的指令:使惰性气体以介 于约40-lOOOsccm之间的速率流动以产生所述第一等离子体，供应约900瓦或小于900瓦的 总的RF功率以产生所述第一等离子体，在所述第一反应室中将压强保持在介于约10-40毫 托之间，以及将所述衬底保持在介于约60-110°C之间的温度下。在一些情形下，用于执行所 述第一蚀刻操作的所述指令进一步包括用以在所述第一蚀刻深度介于约40-150纳米之间 时停止所述第一蚀刻操作的指令。
[0013] 这些和其它特征将在下面参照附图进行描述。
【附图说明】
[0014] 图1A-1C描绘了在如本文所述的蚀刻工艺期间在不同阶段的部分制造的半导体器 件。
[0015] 图2是根据各种公开的实施方式的蚀刻凹入特征的方法的流程图。
[0016] 图3A示出了用于根据某些实施方式执行第一蚀刻操作的时序图。
[0017] 图3B描绘了在一些实施方式中的第一蚀刻操作期间部分制造的半导体装置简化 视图。
[0018] 图3C是根据各种实施方式执行第一蚀刻操作的流程图。
[0019]图4A-4E示出了如本文所公开的第二蚀亥lj操作期间部分制造的半导体器件的简化 图。
[0020] 图4F是说明在某些实施方式中执行第二蚀刻操作的方法的流程图。
[0021] 图5A-5C描绘了用于在某些实施方式中执行第一蚀刻操作的反应室的横截面图。
[0022] 图6描绘了用于在某些实施方式中执行第二蚀刻操作的反应室的横截面图。
[0023] 图7示出了用于执行本文的各种方法的群集工具。
【具体实施方式】
[0024]在本申请中，术语"半导体晶片"、"晶片"、"衬底"、"晶片衬底"和"部分制造的集成 电路"可互换使用。本领域的普通技术人员将会理解，术语"部分制造的集成电路"可以指在 其上面进行集成电路制造的许多阶段中的任何阶段期间的硅晶片。在半导体器件工业中使 用的晶片或衬底典型地具有200毫米或300毫米或450毫米的直径。下面的详细描述假设本 发明是在晶片上实现的。然而，本发明并不限于此。工件可以具有各种形状、尺寸和材料。除 半导体晶片外，可利用本发明的优点的其它工件包括诸如印刷电路板、磁记录介质、磁记录 传感器、镜子、光学元件、微型机械装置等的各种制品。
[0025]在下面的说明中，许多具体细节被阐述，以便提供对所呈现的实施方式的彻底理 解。公开的实施方式可以在没有部分或全部这些具体细节下实施。在其它情况下，公知的处 理操作没有进行详细说明，以避免不必要地使本公开的实施例模糊化。虽然所公开的实施 例将结合具体的实施例进行说明，但应理解，并不意在限制本公开的实施方式。 背景和工艺流程
[0026] 用于制造半导体器件的一个重要工艺包括在垂直的分开区域之间形成电连接。可 以执行接触蚀刻以将凹入特征(也称为接触孔)蚀刻到电介质材料(往往为氧化硅(Si0 2)) 中。该接触孔随后可填充导电材料，以电连接垂直地分开的区域。本文的某些实施方式涉及 用于蚀刻接触孔的方法和装置。在一些其他实施方式中，本文描述的方法和装置可用于蚀 刻通孔、沟槽或其他凹陷结构。
[0027] 用于蚀刻接触孔的一些常规工艺涉及配备有电容耦合等离子体发生器的反应室。 在接触蚀刻期间，碳氟化合物等离子体被用于选择性地蚀刻二氧化硅。在理想的情况下，氧 化硅被去除，同时硅(或硅锗)和氮化硅(例如，Si 3N4)仅被最低限度地蚀刻或根本没被蚀刻。 清除剂气体(如氢和/或氟欠缺型碳氟化合物(例如，C4F 8))可被用于调节各种材料的蚀刻速 率。这些清除剂气体也可能会影响会在蚀刻期间形成碳氟聚合物的形成速率。
[0028]此外，在某些常规的接触蚀刻工艺中，先进的混合模式脉冲(AMMP)被用于使得能 给RF和气体输送两者施加脉冲。因此，循环多步骤蚀刻工艺可以发生，其中包括沉积和激活 的基本步骤。更具体地，这些步骤可以包括：（a)碳氟聚合物沉积，（b)碳氟聚合物溅射/使碳 氟聚合物变薄，（c)激活的蚀刻，以及(d)纯溅射。步骤(b)-(d)可以在激活步骤中进行。这个 多步工艺导致相关材料(如，Si0 2，Si，Si3N4)的高度的选择性。与电介质蚀刻工艺相关的细 节在以下文献中作进一步的讨论：2013年7月9日提交的、名称为"FLUOROCARBON BASED ASPECT-RATI0 INDEPENDENT ETCHING，" 的美国专利申请No .13/937,930,以及Metz 1 er，等 人的 "Fluorocarbon assisted atomic layer etching of Si02using cyclic Ar/C4F8 plasma" Journal of