超高压电阻器、半导体器件及其制造方法
【专利说明】超高压电阻器、半导体器件及其制造方法
[0001 ] 本申请要求于2014年12月22日提交到韩国知识产权局的第10-2014-0186348号韩国专利申请的优先权，该申请的公开通过引用全部包含于此。
技术领域
[0002]下面的描述涉及半导体器件。下面的描述还涉及超高压电阻器及其制造方法，所述超高压电阻器包括在多晶硅的电阻器与阱区之间形成具有预定厚度的绝缘体的半导体器件，以通过小尺寸的电阻器来施加超高电压。
【背景技术】
[0003]半导体器件包括存储单元阵列区域和外围区域。存储单元阵列被形成为具有用于存储数据的多个存储单元。外围区域被形成为具有电路器件，所述电路器件包括具有电阻器的供电电路、存储单元程序以及用于对删除和访问操作进行控制的控制电路。
[0004]形成在外围区域上的电路器件之中的存储器在半导体器件的电路操作中是重要的。使用金属层中的至少一个金属线来形成所述电阻器，所述电阻器可包括结型电阻器、多晶硅电阻器和金属电阻器。这样的结型电阻器对温度敏感，具有小的宽度，从而在电阻值方面具有巨大的改变。此外，因为其低的电阻值，金属电阻器难以包括具有高电阻值的电阻器。因此，在温度和电压方面具有小的改变的多晶硅电阻器最好用于生产具有高电阻值的电阻器。
[0005]通常，使用多晶硅电阻器的高压电阻器使用利用多个单元电阻器的分压方法，以提供高击穿电压特性。换言之，通过连接几个低电压的单元电阻器来潜在地形成高压电阻器。
[0006]通常，单元电阻器包括形成在半导体基底上的阱区、形成在阱区上的氧化层、以及形成在所述绝缘层上的多晶硅层。此外，两个端子形成在多晶硅层上，其中，每个端子被用作被提供电源电压的端子或接地端子。可选地，每个端子连接有用于分压的不同单元的邻近电阻器。
[0007]通常，当使用单元电阻器来形成高压电阻器(例如，形成400V的电阻器)时，使用两个单元电阻器。换言之，每个电阻器分别针对200V提供电阻，包括每个单元电阻器的阱区施加偏置。
[0008]因此，具有相对高的电压特性的电阻器可被形成在半导体器件上。
[0009]然而，使用如前面所述的每个单元电阻器的高压电阻器结构表现出下面的问题。
[0010]当施加高于前述的400V的电压时，由于使用分压方法，因此电阻器被形成有相应增加的另一阱区。在此情况下，因为增加了阱区，存在半导体基底的尺寸增大的问题，并且半导体器件也增大。
[0011]此外，由于需要偏置被施加到单元电阻器的阱区，因此，还额外需要用于提供偏置的电路组件。
[0012]同样地，由于因为讨论的需要在阱区施加偏置的电路特性而导致的半导体器件开发难度增加，因此用于制定具有半导体器件的设备的尺寸的研究开发变得困难。
【发明内容】
[0013]提供该
【发明内容】
用于以简化的形式介绍对在下面的【具体实施方式】中进一步描述的构思的选择。该
【发明内容】
不意在标识要求的主题的关键特征或必要特征，也不意在用于帮助确定要求的主题的范围。
[0014]下面的描述公开了能够在不增加半导体尺寸的同时承受超高电压的半导体器件电阻器。
[0015]此外，所述描述涉及半导体器件，所述半导体器件通过提供具有比其他方案小的面积的被配置为使用超高电压的电阻器，来实现功能改善和有效的产品设计。
[0016]根据本描述，进一步描述超高压电阻器、半导体器件以及相应的制造方法。
[0017]下面的描述涉及超高压电阻器，所述超高压电阻器包括在半导体基底上的一个阱区，并且连续地形成具有预定厚度的绝缘体和多晶硅的电阻器。所述超高压电阻器中的阱区是浮置阱区。
[0018]因此，由于即使超高压被施加到绝缘体，多晶硅与阱区之间的电压差也被减小，因此提供能够承受超尚电压的电阻器。
[0019]因此，示例提供具有比基于另一分压方法的高压电阻器小的尺寸的高压电阻器。换言之，虽然尺寸更小，但是在没有由于更高的电压可能被施加而损坏的情况下，半导体芯片的尺寸被减小。因此实现功能改善和有效的产品设计。
[0020]在一个总体方面，一种用于制造高压电阻器的方法，包括:在半导体基底上形成阱区；在阱区的表面上形成第一绝缘体层;在第一绝缘体层的表面上形成第二绝缘体层;在第二绝缘体层的表面形成多晶硅层，其中，当形成第一绝缘体层时第一斜面区被包括，当形成第二绝缘体层时第二斜面区被包括。
[0021]第一绝缘体层可具有第一宽度，第二绝缘体层可具有第二宽度，第一宽度可小于第二宽度。
[0022]在另一个总体方面，一种半导体器件包括:用于第一器件的第一区域；用于第二器件的第二区域；用于第三器件的第三区域，其中，第一器件和第二器件分别包括晶体管，第三器件包括电阻器，第二器件和第三器件比第一器件在更高的电压工作，用于所述器件的各个区域具有不同的绝缘体厚度。
[0023]第三区域的绝缘体厚度可比第一区域的绝缘体厚度厚，并且比第二区域的绝缘体厚度厚。
[0024]第三区域的绝缘体厚度可大于或等于第二区域和第一区域的总绝缘体厚度。
[0025]第三器件可包括:半导体基底、位于所述半导体基底上的阱区、位于所述阱区的顶侧上的绝缘体层以及位于所述绝缘体层的顶侧上的多晶硅层。
[0026]所述阱区可以是浮置区。
[0027]所述绝缘体层可包括:第一绝缘体层和形成在第一绝缘体层上的第二绝缘体层，其中，第一绝缘体层被形成为具有第一斜面区，第二绝缘体层被形成为具有第二斜面区，所述绝缘体层的底部延伸到所述阱区。
[0028]第一绝缘膜还可以以堆叠布置的形式位于所述绝缘体层上。
[0029]所述绝缘体层可被配置为参照所述阱区的表面以预定的深度划沟道区。
[0030]第二绝缘体层还可位于所述沟道区的所述绝缘体层上。
[0031]所述半导体器件还可包括:位于所述阱区上的漂移区；位于所述漂移区上的低浓度惨杂区。
[0032]所述阱区可以是非浮置区。
[0033]所述半导体器件可直接在所述阱区施加偏置。
[0034]在另一个总体方面，一种半导体器件包括:包括第一晶体管的第一区域;包括第二晶体管的第二区域;包括电阻器的第三区域，其中，第二晶体管和电阻器分别比第一晶体管在更高的电压进行工作，用于第一晶体管、第二晶体管和电阻器的各个区域具有不同的绝缘体厚度。
[0035]第三区域的绝缘体厚度可比第一区域的绝缘体厚度厚，并且比第二区域的绝缘体厚度厚。
[0036]第三区域的绝缘体厚度可大于或等于第二区域和第一区域的总绝缘体厚度。
[0037]第三器件可包括:半导体基底、位于所述半导体基底上的阱区、位于所述阱区的顶侧上的绝缘体层以及位于所述绝缘体层的顶侧上的多晶硅层。
[0038]所述阱区可以是浮置区。
[0039]所述绝缘体层可包括:第一绝缘体层和形成在第一绝缘体层上的第二绝缘体层，其中，第一绝缘体层被形成为具有第一斜面区，第二绝缘体层被形成为具有第二斜面区，所述绝缘体层的底部延伸到所述阱区。
[0040]第一绝缘膜还可以以堆叠布置的形式位于所述绝缘体层上。
[0041]所述绝缘体层可被配置为参照所述阱区的表面以预定的深度划沟道区。
[0042]第二绝缘体层还可位于所述沟道区的所述绝缘体层上。
[0043]所述的半导体器件还可包括:位于所述阱区上得漂移区；位于所述漂移区域上的低浓度掺杂区。
[0044]所述阱区可以是非浮置区。
[0045]所述半导体器件可直接在所述阱区施加偏置。