r>[0079]参照图3A，第一隔离阱区120、第二隔离阱区130和浮置阱区160全部形成在P型半导体基底110上。P型阱区和P型高浓度掺杂区P+也形成在第一隔离阱区120和第二隔离阱区130上，但是在流程图中没有示出。
[0080]在阱区120、130和160被形成在半导体基底110上的情况下，实施第一LO⑶D工艺。第一 LOCOS工艺在第一隔离阱区120的顶侧和第二隔离阱区130的顶侧上形成LI宽度的第一掩模图案300。第一掩模图案300由下而上包括氧化物301、氮化物302和光致抗蚀剂(PR)掩模303。这里的第一掩模图案300具有宽度LI。
[0081]在上面的状态下去除光致抗蚀剂掩模303之后，实施第一氧化工艺。随后，氧化物301和氮化物302被去除，具有第一厚度Dl的绝缘体170a被形成。该工艺参见图3B。这里的绝缘体170a的左侧和右侧分别具有以鸟嘴形状延伸的一个斜面(a)。
[0082]随后，如图3C中所示实施第二 LOCOS工艺。第二 LOCOS工艺包括在第一隔离阱区120的顶侧和第二隔离阱区130的顶侧上形成具有比第一掩模图案300更宽的宽度的第二掩模图案310的工艺。第二掩模图案310具有与第一掩模图案300的层结构相同的层结构。第二掩模图案310具有比宽度LI更宽的宽度L3。因此，绝缘体170a的在第一 LOCOS工艺中变细的边缘被形成有足够的厚度。因此，在第二 LOCOS工艺中使用的第二掩模图案310还以下面的方式被应用:绝缘体170a的在第一 LOCOS工艺中被形成为变细的边缘部分通过第二 LOCOS工艺被形成为具有均匀的厚度。
[0083]以与图3B的第一氧化工艺相似的方式，在去除光致抗蚀剂掩模313之后，实施第二氧化工艺。因此，当氧化物311和氮化物312被去除时，形成具有比第一厚度Dl厚的第二厚度D2的绝缘体170b。示出第二氧化工艺的附图在图3D中示出。同样地，第二厚度D2的绝缘体170b呈现自己的最终厚度。换言之，标号170b的绝缘体对应于图1的170。
[0084]当形成第二厚度D2的绝缘体170b时，绝缘体170b的左侧和右侧也被形成为以鸟嘴形状进行延伸。因此，绝缘体170b的左侧和右侧区域形成为两个台阶形状。换言之，图3D的绝缘体170b包括与图3B不同的两个斜面b和c。
[0085]图3E是多晶硅形成工艺。如图3E中所示，在绝缘体170b的顶侧、第一隔离阱区120以及第二隔离阱区130上形成多晶硅层180a。
[0086]多晶硅层180a的部分变为最终的多晶硅层180。第三掩模图案320在多晶硅层180a上形成有预定的图案320。
[0087]以下，当根据第三掩模图案320实施湿蚀刻工艺时，形成在第一隔离阱区120和第二隔离阱区130上的多晶硅层180a被去除。当第三掩模图案320去除工艺被实施时，包括多晶硅层180的超高压电阻器仅在绝缘体170b的顶侧的部分上被形成，并且被制造，如图3F中所示。
[0088]—个示例公开了包括通过实施两次LO⑶S工艺和多晶硅形成工艺而在浮置阱区160上形成的绝缘体170b和电阻器多晶硅层180的超高压电阻器的制造。
[0089]图4A和图4B是应用一个示例的半导体芯片的剖视图和侧视图。
[0090]根据一个示例的半导体芯片400整体上包括三个区域，如图中所示。三个区域是用于双极互补金属氧化物半导体(CMOS)扩散金属氧化物半导体(DMOS)(以下称为BCD)器件的BDC区域410、用于超高压(UHV)器件的超高压(UHV)区域420以及超高压电阻器(UHV电阻器)区域430。在BCD区域410中，使用大约3V至100V的电压的操作是可行的，并且使用大约3V至10V的电压的操作使用比超高压器件更小的工作电压。此外，UHV的范围是大约200V至800V。本示例的半导体芯片被用于电源管理集成电路(PMIC)，提供可工作在大约700V电压的超高压电阻器。
[0091]叙述每个区域的尺寸和厚度，UHV区域420和UHV电阻器区域430在图4A至图4B中分别具有相同的尺寸。然而，示例不受限于所述区域的尺寸相同。例如，UHV电阻器区域430被可选地更小地形成。
[0092]此外，三个区域410、420和430的绝缘体厚度被形成为是不同的。换言之，在一个示例中，按照BCD区域的第一绝缘体415、UHV区域的第二绝缘体425和UHV电阻器区域430的第三绝缘体435的顺序，厚度变厚。换言之，通过形成用于BCD器件的更小厚度的绝缘体和用于UHV器件的更厚的绝缘体二者，具有针对UHV电阻器的操作优化的厚度的绝缘体被形成。优选地，第三区域435的厚度大于或等于绝缘体415和425的总厚度。此外，B⑶区域410和UHV区域420可分别包括晶体管。
[0093]因此，根据一个示例的半导体芯片400包括在一个IC芯片上的不同厚度的区域。
[0094]随后，示出根据一个示例的超高压电阻器的结构。
[0095]参照附图，本示例中的一个公开了不使用前述的结构或者尽管浮置阱区未被形成而承受超高电压的不同结构的电阻器。
[0096]此外，当叙述超高压电阻器的不同结构时，与图1的超高压电阻器的结构相同的结构被省略。
[0097]图5是根据第二示例的超高压电阻器的侧视图。
[0098]图5的超高压电阻器是在双LOCOS工艺不可被实施时而可用的示例。在这样的方案中，工艺成本可低于LOCOS工艺。
[0099]在半导体基底510的浮置区520的顶侧上形成氧化物的绝缘层550。代替上面所描述的双LO⑶S工艺，通过沉积工艺来形成绝缘层550。此外，通过控制沉积工艺的时间，绝缘层550的厚度被控制为具有期望厚度。
[0100]在绝缘层550上形成电阻器多晶硅层560。第一端子562和第二端子564与多晶硅层560连接。
[0101]多晶硅层560与浮置阱区520之间的击穿电压即使在该可选择的结构中也可被充分地获得。
[0102]同时，参照图5，为了器件分离，在所述浮置阱区520的左侧和右侧分别形成第一隔离阱区530和第二隔离阱区540。此外，在第一隔离阱区530和第二隔离阱区540上形成P型阱区532、542，在P型阱区532、542上形成高浓度掺杂区P+533、544。此外，区域LO⑶S 536,546被形成。这些结构与图1的相应部分相同。
[0103]图6是根据第三示例的超高压电阻器的侧视图。
[0104]通过LOCOS工艺和沉积工艺一起形成图6的超高压电阻器。换言之，它是一种结构，其中，为了隔离在浮置阱区620上形成LOCOS 650，并通过实施沉积工艺在LOCOS 650上额外地形成绝缘层652。
[0105]当LOCOS650和绝缘层652以该方式一起被使用时，虽然绝缘层652的厚度被形成为比图1中所示的绝缘体170的厚度薄，但是在图1中提供的击穿电压条件可被满足。
[0106]图7是根据第四示例的超高压电阻器的侧视图。
[0107]当不可能通过LOCOS工艺制造半导体器件时，图7被应用。
[0108]代替如以上讨论的LO⑶S，在半导体基底710上的浮置阱区720、第一隔离阱区730和第二隔离阱区740上形成诸如使用浅沟道隔离(STI)结构的细沟道区752、754、756。所述沟道区通过在沟道区752、754、756填充氧化物而被用作绝缘体。
[0109]因此，绝缘体的厚度对应于沟道区752、754、756的深度。因此，随着沟道区752、754、756被形成为更深，绝缘体的厚度被进一步形成为更厚。
[0110]另一方面，浮置阱区720的沟道区754的深度和