基于绝缘体上硅衬底的射频电容元件及其制备方法
【专利摘要】本发明提供一种基于绝缘体上硅衬底的射频电容元件及其制备方法，所述制备方法包括：1）制备绝缘体上硅衬底，所述绝缘体上硅衬底包括依次层叠的底层硅、绝缘层及顶层硅，所述绝缘层的下部于对应于制备射频电容元件的位置具有至少直至所述底层硅的凹槽；2）通过掩膜光刻于与所述凹槽的对应位置定义器件区域，并刻蚀去除器件区域的顶层硅，露出下方所述绝缘层的上部表面；3）基于CMOS工艺在器件区域制备射频电容元件。本发明基于图形化的绝缘体上硅衬底，通过后期刻蚀得到了具有衬底空腔的电容元件。电容下方的空腔结构减小了衬底的寄生电容，从而减小了电容损耗，提高了电容的q值，有助于提高集成化射频电路的性能。
【专利说明】
基于绝缘体上硅衬底的射频电容元件及其制备方法
技术领域
[0001]本发明涉及一种半导体元器件及其制备方法，特别是涉及一种基于绝缘体上硅衬底的射频电容元件及其制备方法。
【背景技术】
[0002]在电子学理论中，电流流过导体，导体周围会形成磁场;交变电流通过导体，导体周围会形成交变的电磁场，称为电磁波。在电磁波频率低于300khz时，电磁波会被地表吸收，不能形成有效的传输，但电磁波频率高于300khz时，电磁波可以在空气中传播，并经大气层外缘的电离层反射，形成远距离传输能力，这些具有远距离传输能力的高频电磁波称为射频，由于射频技术的种种优点，射频技术在无线通信、智能识别、医学等领域中被广泛使用。
[0003]无线通信技术是近几十年来在IT领域中发展最为迅速的技术之一，射频电路在无线通信中起到了至关重要的作用。随着CMOS技术的长足发展，基于CMOS工艺制备电子器件的成本已经大为减少。利用CMOS集成工艺制备射频电路，不仅可以提高集成度，减少电路板和设备体积，更可以大幅度降低制造成本。具有很高的应用和商业价值。
[0004]然而在传统CMOS工艺中，采用了硅衬底和阱工艺隔离，这并不利于射频器件尤其是无源射频器件的工作。低电阻率的衬底往往带来漏电、信号衰减、电磁信号串扰等影响。而其较高的介电常数往往导致许多不必要的寄生电容，影响射频电路的工作品质。
[0005]电容元件的品质对整个射频电路起到至关重要的作用，传统的硅衬底和阱掺杂制备的电容元件，其与硅衬底之间往往存在较大的寄生电容，从而容易造成较大的电容损耗，降低了电容的q值。
[0006]基于以上原因，提供一种能够有效减小衬底的寄生电容，减小电容损耗，提尚电容q值的基于绝缘体上硅衬底的射频电容元件及其制备方法实属必要。
【发明内容】
[0007]鉴于以上所述现有技术的缺点，本发明的目的在于提供一种基于绝缘体上硅衬底的射频电容元件及其制备方法，用于解决现有技术中电容元件与硅衬底之间往往存在较大的寄生电容，从而容易造成较大的电容损耗，降低了电容的q值的问题。
[0008]为实现上述目的及其他相关目的，本发明提供一种基于绝缘体上硅衬底的射频电容元件的制备方法，所述制备方法包括步骤:步骤I)，制备绝缘体上娃衬底，所述绝缘体上硅衬底包括依次层叠的底层硅、绝缘层及顶层硅，所述绝缘层的下部于对应于制备射频电容元件的位置具有至少直至所述底层硅的凹槽;步骤2)，通过掩膜光刻于与所述凹槽的对应位置定义器件区域，并刻蚀去除器件区域的顶层硅，露出下方所述绝缘层的上部表面;步骤3)，基于CMOS工艺在器件区域制备射频电容元件。
[0009]作为本发明的基于绝缘体上硅衬底的射频电容元件的制备方法的一种优选方案，步骤I)中，所述凹槽内的底层硅中具有预设深度的空槽。
[0010]作为本发明的基于绝缘体上硅衬底的射频电容元件的制备方法的一种优选方案，步骤I)制备绝缘体上硅衬底包括:步骤1-1)，提供第一硅衬底，于所述第一硅衬底表面形成第一绝缘层;步骤1-2 )，基于所述第一绝缘层对所述第一硅衬底进行剥离离子注入，于所述硅衬底中定义剥离界面;步骤1-3)，提供第二硅衬底，于所述第二硅衬底表面形成第二绝缘层;步骤1-4)，于所述第二绝缘层表面形成掩膜层，并于对应于射频电容元件的位置形成刻蚀窗口；步骤1-5)，基于刻蚀窗口刻蚀所述第二绝缘层，形成贯穿至所述第二硅衬底的凹槽;步骤1-6)，在凹槽内的第二硅衬底中刻蚀出预设深度的空槽;步骤1-7)，键合所述第一绝缘层及所述第二绝缘层;步骤1-8)，进行退火工艺使所述第一硅衬底从剥离界面处剥离，与所述第一绝缘层结合的部分作为绝缘体上硅衬底的硅顶层;步骤1-9)，进行高温退火，以加强所述第一绝缘层及所述第二绝缘层的键合强度。
[0011]作为本发明的基于绝缘体上硅衬底的射频电容元件的制备方法的一种优选方案，步骤1-1)中，采用热氧化工艺于所述第一硅衬底表面形成二氧化硅层，作为第一绝缘层;步骤1-3)中，采用热氧化工艺于所述第二硅衬底表面形成二氧化硅层，作为第二绝缘层。
[0012]作为本发明的基于绝缘体上硅衬底的射频电容元件的制备方法的一种优选方案，所述第二绝缘层的厚度为不小于50nm。
[0013]作为本发明的基于绝缘体上硅衬底的射频电容元件的制备方法的一种优选方案，步骤1-2)中，所述剥离离子为H离子或He离子，所述剥离离子于所述第一硅衬底的注入深度为20?2000nm。
[0014]作为本发明的基于绝缘体上硅衬底的射频电容元件的制备方法的一种优选方案，步骤1-7)在键合前还包括对所述第一硅衬底及第二硅衬底进行清洗的步骤。
[0015]作为本发明的基于绝缘体上硅衬底的射频电容元件的制备方法的一种优选方案，步骤1-8)中，退火工艺的气氛为N2气氛，退火工艺的温度范围为400?500°C，以使所述第一硅衬底从剥离界面处剥离。
[0016]作为本发明的基于绝缘体上硅衬底的射频电容元件的制备方法的一种优选方案，步骤1-8)中，还包括对所述顶层硅表面进行CMP抛光的步骤。
[0017]作为本发明的基于绝缘体上硅衬底的射频电容元件的制备方法的一种优选方案，步骤3)包括:步骤3-1)，于所述器件区域制作下极板;步骤3-2)，于所述下极板上形成介质层;步骤3-3 )，于所述介质层上形成上极板;步骤3-4 )，沉积绝缘结构，并于所述绝缘结构中刻蚀出电极通孔;步骤3-5)，于所述电极通孔填充导电金属，实现所述下极板及上极板的电性引出。
[0018]本发明还提供一种基于绝缘体上硅衬底的射频电容元件，包括:绝缘体上硅衬底，所述绝缘体上硅衬底包括依次层叠的底层硅、绝缘层及顶层硅，所述绝缘层的下部于对应于制备射频电容元件的位置具有至少直至所述底层硅的凹槽;器件区域，所述器件区域去除了与所述凹槽的位置对应的顶层硅，露出下方绝缘层的上部表面；以及射频电容元件，形成于所述器件区域。
[0019]作为本发明的基于绝缘体上硅衬底的射频电容元件的一种优选方案，所述绝缘层为二氧化硅层，所述绝缘层的下部的厚度为不小于50nm。
[0020]作为本发明的基于绝缘体上硅衬底的射频电容元件的一种优选方案，所述顶层硅的厚度范围为20?2000nmo
[0021]作为本发明的基于绝缘体上硅衬底的射频电容元件的一种优选方案，所述射频电容元件包括:下极板，形成于所述器件区域;介质层，形成于所述下极板上；上极板，形成于所述介质层上;绝缘结构，覆盖于所述器件区域，所述绝缘结构中形成有电极通孔；以及导电金属，填充于所述电极通孔，实现所述下极板及上极板的电性引出。
[0022]如上所述，本发明的基于绝缘体上硅衬底的射频电容元件及其制备方法，具有以下有益效果:本发明基于图形化的绝缘体上硅衬底，通过后期刻蚀得到了具有衬底空腔的电容元件。电容下方的空腔结构减小了衬底的寄生电容，从而减小了电容损耗，提高了电容的q值。电容元件的品质对整个射频电路起到至关重要的作用，本发明提供的电容元件结构有助于提高集成化射频电路的性能。本发明结构和工艺简单，在半导体制造领域具有广泛的应用前景。
【附图说明】
[0023]图1?图17显示为本发明的基于绝缘体上硅衬底的射频电容元件的制备方法各步骤所呈现的结构示意图，其中，图17显示为本发明的基于绝缘体上硅衬底的射频电容元件的截面结构示意图。
[0024]元件标号说明
[0025]101第一硅衬底
[0026]102第一绝缘层
[0027]201第二硅衬底
[0028]202第二绝缘层
[0029]203凹槽
[0030]204空槽
[0031]301器件区域
[0032]302下极板
[0033]303介质层
[0034]304上极板
[0035]305绝缘结构
[0036]306电极通孔
[0037]307导电金属
【具体实施方式】
[0038]以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的【具体实施方式】加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
[0039]请参阅图1?图17。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
[0040]如图1?图17所示，本实施例提供一种基于绝缘体上硅衬底的射频电容元件的制备方法，所述制备方法包括步骤:
[0041 ]如图1?图10所示，首先进行步骤I)，制备绝缘体上娃衬底，所述绝缘体上娃衬底包括依次层叠的底层硅、绝缘层及顶层硅，所述绝缘层的下部于对应于制备射频电容元件的位置具有至少直至所述底层硅的凹槽。
[0042]如图1?图2所示，首先进行步骤1-1)，提供第一硅衬底101，于所述第一硅衬底101表面形成第一绝缘层102。
[0043]作为示例，采用热氧化工艺于所述第一硅衬底101表面形成二氧化硅层，作为第一绝缘层102，在本实施例中，所述热氧化工艺选用为干法热氧化工艺，氧化的温度范围为900?1200°C，具体选用为1000°C。
[0044]作为示例，所述第一绝缘层102的厚度为20至数百纳米，所述第一绝缘层102的厚度可以依据热氧化工艺的温度及时间确定。在本实施例中，所述第一绝缘层102的厚度为20nm。所述第一绝缘层102可以在后续的H或He离子注入的过程中，保护硅的表面不被损坏。离子注入之后，可根据需要，将第一绝缘层102适当减薄至O到数百纳米。
[0045]如图3所示，然后进行步骤1-2)，基于所述第一绝缘层102对所述第一硅衬底101进行剥离离子注入，于所述硅衬底中定义剥离界面。
[0046]作为示例，所述剥离离子为H离子，离子注入参数视所需的注入深度而定。当然，在其它的实施例中，也可以选用He离子作为剥离离子进行注入，并不限于此处所列举的示例。
[0047]作为示例，所述剥离离子于所述第一硅衬底101的注入深度为20?2000nm，在本实施例中，所述剥离离子于所述第一硅衬底101的注入深度为50?lOOnm。
[0048]如图4?图5所示，接着进行步骤1-3)，提供第二硅衬底201，于所述第二硅衬底201表面形成第二绝缘层202。
[0049]作为示例，采用热氧化工艺于所述第二硅衬底201表面形成二氧化硅层，作为第二绝缘层202，在本实施例中，所述热氧化工艺选用为干法热氧化工艺，氧化的温度范围为900?1200°C，具体选用为1000°C。
[0050]作为示例，所述第二绝缘层202的厚度为不小于50nm，所述第二绝缘层202的厚度可以依据热氧化工艺的温度及时间确定。在本实施例中，所述第二绝缘层202的厚度为50nmo
[0051]接着进行步骤1-4)，于所述第二绝缘层202表面形成掩膜层，并于对应于射频电容元件的位置形成刻蚀窗口。
[0052]作为示例，所述掩膜层可以为光刻胶、氮化硅或其组合。
[0053]如图6所述，接着进行步骤1-5)，基于刻蚀窗口刻蚀所述第二绝缘层202，形成贯穿至所述第二硅衬底201的凹槽203。
[0054]作为示例，在本实施例中，所述凹槽203贯穿至所述第二硅衬底201，具体地，可以选用RIE或ICP干法刻蚀法刻蚀所述第二绝缘层202。另外，在刻蚀完成后，还包括对第二硅衬底201进行清洗的步骤。
[0055]如图7所示，接着进行步骤1-6)，在凹槽203内的第二硅衬底201中刻蚀出预设深度的空槽204。
[0056]作为示例，根据不同射频电容元件所需刻蚀深度，结合步骤1-5)的第一次光刻，进行一到多次套刻，进一步在凹槽203内第二硅衬底201中刻蚀出对应深度的空槽204。另外，如所需刻蚀深度为零，则可省去该步骤1-6)。
[0057]如图8?图9所示，接着进行步骤7)，键合所述第一绝缘层102及所述第二绝缘层202。
[0058]作为示例，在键合前还包括对所述第一硅衬底101及第二硅衬底201进行清洗的步骤。
[0059]如图10所示，接着进行步骤1-8)，进行退火工艺使所述第一硅衬底101从剥离界面处剥离，与所述第一绝缘层102结合的部分作为绝缘体上硅衬底的硅顶层。
[0060]作为示例，退火工艺的气氛为N2气氛。
[0061 ]作为示例，退火工艺的温度范围为400?500°C，以使所述第一硅衬底101从剥离界面处剥离，在本实施例中，所述退火工艺的温度选用为450°C。
[0062]接着，进行步骤1-9)，进行高温(1000?1200°C)退火，以加强所述第一绝缘层102
及所述第二绝缘层202的键合强度。
[0063]最后，采用CMP工艺对所述顶层硅表面进行抛光，获得光洁表面的顶层硅。
[0064]如图11所示，接着进行步骤2)，通过掩膜光刻于与所述凹槽的对应位置定义器件区域301，并刻蚀去除器件区域301的顶层硅，露出下方所述绝缘层的上部表面。
[0065]如图12?图17所示，最后进行步骤3)，基于CMOS工艺在器件区域制备射频电容元件。
[0066]作为示例，步骤3)包括:
[0067]如图12所示，首先进行步骤3-1)，于所述器件区域制作下极板302。
[0068]具体地，先于所述器件区域淀积金属层，然后采用光刻-刻蚀工艺对所述金属层进行图形化形成所述下极板302。所述下极板302的材料可以为如铜、铝、银、金等材料。另外，也可以采用金属抬离工艺制作所述下极板302。
[0069]如图13所示，然后进行步骤3-2)，于所述下极板302上形成介质层303。
[0070]作为示例，采用PECVD等工艺制作所述介质层303，所述介质层303的材料可以选用为二氧化硅等材料。
[0071]如图14所示，接着进行步骤3-3)，于所述介质层303上形成上极板304。
[0072]具体地，先于所述介质层303上淀积金属层，然后采用光刻-刻蚀工艺对所述金属层进行图形化形成所述上极板304。所述上极板304的材料可以为如铜、铝、银、金等材料。另夕卜，也可以采用金属抬离工艺制作所述上极板304。
[0073]如图15?图16所示，然后进行步骤3-4)，沉积绝缘结构305，并于所述绝缘结构305中刻蚀出电极通孔306。
[0074]具体地，所述绝缘结构305的材料可以为二氧化硅等，采用光刻-刻蚀工艺刻蚀所述绝缘结构305，分别形成直至所述下极板302和上极板304的电极通孔306。
[0075]如图17所示，最后进行步骤3-5)，于所述电极通孔306填充导电金属307，实现所述下极板302及上极板304的电性引出。
[0076]具体地，可以采用如电镀、化学镀等方法于所述电极通孔306内填充导电金属307，实现所述下极板302及上极板304的电性引出。
[0077]如图17所示，本实施例提供一种基于绝缘体上娃衬底的射频电容元件，包括:绝缘体上硅衬底，所述绝缘体上硅衬底包括依次层叠的底层硅(即上述的第二硅衬底201)、绝缘层(即上述的第一绝缘层102及第二绝缘层202)及顶层硅(即上述的第一硅衬底101)，所述绝缘层的下部(即上述的第二绝缘层202)于对应于制备射频电容元件的位置具有至少直至所述底层硅的凹槽203;器件区域301，所述器件区域301去除了与所述凹槽203的位置对应的顶层硅，露出下方绝缘层的上部(即上述的第一绝缘层102)表面；以及射频电容元件，形成于所述器件区域。
[0078]作为示例，所述绝缘层为二氧化硅层，所述绝缘层的下部的厚度为不小于50nm。
[0079]作为示例，所述顶层硅的厚度范围为20?2000nm。
[0080]作为示例，所述射频电容元件包括:下极板302，形成于所述器件区域;介质层303，形成于所述下极板302上;上极板304，形成于所述介质层303上；绝缘结构305，覆盖于所述器件区域，所述绝缘结构305中形成有电极通孔306;以及导电金属307，填充于所述电极通孔306，实现所述下极板302及上极板304的电性引出。
[0081]如上所述，本发明的基于绝缘体上硅衬底的射频电容元件及其制备方法，具有以下有益效果:本发明基于图形化的绝缘体上硅衬底，通过后期刻蚀得到了具有衬底空腔的电容元件。电容下方的空腔结构减小了衬底的寄生电容，从而减小了电容损耗，提高了电容的q值。电容元件的品质对整个射频电路起到至关重要的作用，本发明提供的电容元件结构有助于提高集成化射频电路的性能。本发明结构和工艺简单，在半导体制造领域具有广泛的应用前景。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
[0082]上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
【主权项】
1.一种基于绝缘体上硅衬底的射频电容元件的制备方法，其特征在于，所述制备方法包括步骤: 步骤I )，制备绝缘体上硅衬底，所述绝缘体上硅衬底包括依次层叠的底层硅、绝缘层及顶层硅，所述绝缘层的下部于对应于制备射频电容元件的位置具有至少直至所述底层硅的凹槽； 步骤2)，通过掩膜光刻于与所述凹槽的对应位置定义器件区域，并刻蚀去除器件区域的顶层硅，露出下方所述绝缘层的上部表面； 步骤3)，基于CMOS工艺在器件区域制备射频电容元件。2.根据权利要求1所述的基于绝缘体上硅衬底的射频电容元件的制备方法，其特征在于:步骤I)中，所述凹槽内的底层硅中具有预设深度的空槽。3.根据权利要求1所述的基于绝缘体上娃衬底的射频电容元件的制备方法，其特征在于，步骤I)制备绝缘体上娃衬底包括: 步骤1-1)，提供第一硅衬底，于所述第一硅衬底表面形成第一绝缘层； 步骤1-2)，基于所述第一绝缘层对所述第一硅衬底进行剥离离子注入，于所述硅衬底中定义剥离界面； 步骤1-3)，提供第二硅衬底，于所述第二硅衬底表面形成第二绝缘层； 步骤1-4)，于所述第二绝缘层表面形成掩膜层，并于对应于射频电容元件的位置形成刻蚀窗口； 步骤1-5 )，基于刻蚀窗口刻蚀所述第二绝缘层，形成贯穿至所述第二硅衬底的凹槽； 步骤1-6)，在凹槽内的第二硅衬底中刻蚀出预设深度的空槽； 步骤1-7 )，键合所述第一绝缘层及所述第二绝缘层； 步骤1-8)，进行退火工艺使所述第一硅衬底从剥离界面处剥离，与所述第一绝缘层结合的部分作为绝缘体上硅衬底的硅顶层； 步骤1-9)，进行高温退火，以加强所述第一绝缘层及所述第二绝缘层的键合强度。4.根据权利要求3所述的基于绝缘体上娃衬底的射频电容元件的制备方法，其特征在于:步骤1-1)中，采用热氧化工艺于所述第一硅衬底表面形成二氧化硅层，作为第一绝缘层； 步骤1-3)中，采用热氧化工艺于所述第二硅衬底表面形成二氧化硅层，作为第二绝缘层。5.根据权利要求3所述的基于绝缘体上娃衬底的射频电容元件的制备方法，其特征在于:所述第二绝缘层的厚度为不小于50nm。6.根据权利要求3所述的基于绝缘体上娃衬底的射频电容元件的制备方法，其特征在于:步骤1-2)中，所述剥离离子为H离子或He离子，所述剥离离子于所述第一硅衬底的注入深度为20?2000nmo7.根据权利要求3所述的基于绝缘体上娃衬底的射频电容元件的制备方法，其特征在于:步骤1-7)在键合前还包括对所述第一硅衬底及第二硅衬底进行清洗的步骤。8.根据权利要求3所述的基于绝缘体上娃衬底的射频电容元件的制备方法，其特征在于:步骤1-8)中，退火工艺的气氛为N2气氛，退火工艺的温度范围为400?500°C，以使所述第一硅衬底从剥离界面处剥离。9.根据权利要求3所述的基于绝缘体上娃衬底的射频电容元件的制备方法，其特征在于:步骤1-8)中，还包括对所述顶层硅表面进行CMP抛光的步骤。10.根据权利要求1所述的基于绝缘体上娃衬底的射频电容元件的制备方法，其特征在于:步骤3)包括: 步骤3-1 )，于所述器件区域制作下极板； 步骤3-2)，于所述下极板上形成介质层； 步骤3-3)，于所述介质层上形成上极板； 步骤3-4)，沉积绝缘结构，并于所述绝缘结构中刻蚀出电极通孔； 步骤3-5 )，于所述电极通孔填充导电金属，实现所述下极板及上极板的电性引出。11.一种基于绝缘体上娃衬底的射频电容元件，其特征在于，包括: 绝缘体上硅衬底，所述绝缘体上硅衬底包括依次层叠的底层硅、绝缘层及顶层硅，所述绝缘层的下部于对应于制备射频电容元件的位置具有至少直至所述底层硅的凹槽； 器件区域，所述器件区域去除了与所述凹槽的位置对应的顶层硅，露出下方绝缘层的上部表面； 射频电容元件，形成于所述器件区域。12.根据权利要求11所述的基于绝缘体上硅衬底的射频电容元件，其特征在于:所述绝缘层为二氧化硅层，所述绝缘层的下部的厚度为不小于50nm。13.根据权利要求11所述的基于绝缘体上硅衬底的射频电容元件，其特征在于:所述顶层硅的厚度范围为20?2000nmo14.根据权利要求11所述的基于绝缘体上硅衬底的射频电容元件，其特征在于:所述射频电容元件包括: 下极板，形成于所述器件区域； 介质层，形成于所述下极板上； 上极板，形成于所述介质层上； 绝缘结构，覆盖于所述器件区域，所述绝缘结构中形成有电极通孔； 导电金属，填充于所述电极通孔，实现所述下极板及上极板的电性引出。
【文档编号】H01L23/522GK105895507SQ201610300774
【公开日】2016年8月24日
【申请日】2016年5月9日
【发明人】俞文杰, 费璐, 刘强, 刘畅, 文娇, 王翼泽, 王曦
【申请人】中国科学院上海微系统与信息技术研究所