半导体装置的制造方法
【专利摘要】元件活性区(1)的漂移部是将第一n型区(12a)与第一p型区(12b)以重复节距(P1)交替重复地接合而成的第一个并列pn结构(12)，且漂移部的周围是包括第二个并列pn结构(22)的元件周边部(2)。在设置于半导体芯片的正面上的栅极焊垫(37)的正下方，p型阱区(13c)设置于芯片正面侧的表面层。p型阱区(13c)的下方是接连第一个并列pn结构(12)并且以比重复节距(P1)窄的重复节距(P3)将第三n?型区(32a)与第三p?型区(32b)交替重复地接合而成的第三个并列pn结构(32)。在p型阱区(13c)与第三个并列pn结构(32)之间设置有n??型表面区域(32c)，p型阱区(13c)与第三个并列pn结构(32)分隔。
【专利说明】
半导体装置
技术领域
[0001]本发明涉及半导体装置。
【背景技术】
[0002]通常，半导体元件(半导体装置)被分类为在单面具有电极的横向型半导体元件，和在双面具有电极的纵向型半导体元件。对于纵向型半导体元件来说，在导通状态时漂移电流流通的方向和在截止状态时由反向偏置电压导致的耗尽层延伸的方向相同。
[0003]例如，在通常的平面栅结构的η沟道型的纵向型MOSFET(绝缘栅型场效应晶体管)中，高电阻的η—型漂移层的部分在导通状态时，作为沿纵向(深度方向)流通漂移电流的区域而工作。因此，如果缩短该η—型漂移层的电流路径，则漂移电阻降低，由此可获得能够使MOSFET的实际导通电阻降低的效果。
[0004]另一方面，高电阻的η—型漂移层的部分具有在截止状态时耗尽化而提高耐压的功能。在缩短了 η—型漂移层的电流路径的情况下，η—型漂移层的厚度变薄，由此从P型基区与η—型漂移层之间的pn结发展到η—型漂移层内的漏区-基区间的耗尽层的扩展的宽度(耗尽层沿纵向延伸的长度)变窄，迅速达到硅的临界电场强度，因此耐压降低。相反地，在耐压高的半导体元件中，由于η—型漂移层的厚度厚，因此通态电阻变大，损耗增加。如此，通态电阻与耐压之间存在折衷关系。
[0005]已知该折衷关系在IGBT(绝缘栅型双极晶体管)、双极晶体管、二极管等半导体元件中也同样成立。另外，该折衷关系在导通状态时漂移电流流通的方向与截止状态时的由反向偏置电压导致的耗尽层的延伸方向不同的横向型半导体元件中也通用。
[0006]作为由上述的折衷关系造成的问题的解决方法，公知有将漂移层设置为并列pn结构的半导体元件(以下，称作超结半导体元件)，该并列pn结构是使杂质浓度提高了的η型漂移区与P型间隔区交替重复地接合而成的构成(例如，参见下述专利文献I?3)。在如此结构的半导体元件中，即使并列pn结构的杂质浓度高，在截止状态时耗尽层从沿着并列pn结构的纵向延伸的各pn结向横向(η型漂移区与P型间隔区交替重复排列的方向)扩展，使整个漂移层耗尽，因此也能够实现高耐压化。
[0007]另外，提出了在包围元件活性部的并列pn结构的外周的元件周边部、元件活性部与元件周边部之间的边界附近配置的栅引出电极的正下方的部分，配置有与元件活性部的并列pn结构相比节距更小的并列pn结构的超结半导体元件(例如，参见下述专利文献4?
6。)。另外，提出了将栅引出电极的正下方的部分设置为η—型区的超结半导体元件(例如，参见下述专利文献7。)。在如此结构的超结半导体元件中，能够实现元件周边部比元件活性部的耐压高的高耐压化，雪崩耐量得到改善。
[0008]另外，在下述专利文献6所示的超结半导体元件中，元件活性部的并列pn结构的最外侧的η型漂移区与其外侧的P型间隔区的pn结连接到在栅引出电极的正下方的部分设置的P型讲区。据此，难以产生动态雪崩击穿(Dynamic Avalanche Breakdown)，因此能够确保稳定的耐压。另外，能够获得元件活性部的并列pn结构的最外侧的P型间隔区与栅引出电极的正下方部分的并列pn结构的最内侧的η型漂移区之间电荷平衡。
[0009]现有技术文献
[0010]专利文献
[0011]专利文献1:美国专利第5216275号说明书
[0012]专利文献2:美国专利第5438215号说明书
[0013]专利文献3:日本特开平9-266311号公报
[0014]专利文献4:日本特开2012-156333号公报
[0015]专利文献5:日本特开2004-022716号公报
[0016]专利文献6:日本特开2001-298191号公报
[0017]专利文献7:日本特开2005-322700号公报
【发明内容】
[0018]技术问题
[0019]然而，在上述专利文献6中，超结半导体元件进行导通动作时，在元件活性部的并列pn结构与栅引出电极的正下方部分的并列pn结构之间的接合部中，不能将栅引出电极的正下方部分的并列pn结构侧完全作为电流路径而使用，通态电阻上升。另外，由于电流路径变窄，因此容易引起电流集中。因此，存在通态电阻与耐压的折衷关系恶化的问题。
[0020]本发明的目的在于，为了解决因上述现有技术引起的问题，提供能够改善通态电阻与耐压的折衷关系的半导体装置。
[0021]技术方案
[0022]为了解决上述问题，达成本发明的目的，本发明的半导体装置具有以下特征。在基板的第一主面侧，设置有主动或被动地流通电流的活性部。设置有导电连接到上述活性部的第一电极。在上述基板的第二主面侧设置有第一导电型的低电阻层。设置有导电连接到上述低电阻层的第二电极。设置有位于上述活性部与上述低电阻层之间，在导通状态下漂移电流沿纵向流通并且在截止状态下耗尽化的纵形漂移部。上述纵形漂移部是将沿上述基板的厚度方向取向的第一个纵形第一导电型区与沿上述基板的厚度方向取向的第一个纵形第二导电型区以第一重复节距交替重复地接合而成的第一并列pn结构。在上述第一主面上，隔着绝缘膜配置有导通/截止控制用的第三电极。在上述基板的位于上述第三电极的正下方的上述第一主面侧表面层设置有与上述第一电极电连接的第二导电型的阱区。上述阱区与上述低电阻层之间是将沿上述基板的厚度方向取向的第二个纵形第一导电型区与沿上述基板的厚度方向取向的第二个纵形第二导电型区，以比上述第一重复节距窄的第二重复节距交替重复地接合而成的第二并列pn结构。上述第二并列pn结构接连上述第一并列pn结构而设置。通过在上述阱区与上述第二并列pn结构之间设置的第一导电型半导体区，使上述阱区与上述第二并列pn结构分隔。
[0023]另外，本发明的半导体装置的特征在于，在上述的发明中，上述第一个第一导电型半导体区的厚度为上述第一并列pn结构的厚度的1/3以下。另外，本发明的半导体装置的特征在于，在上述发明中，上述第一个第一导电型半导体区的厚度为上述第二个纵形第二导电型区的宽度以上。
[0024]另外，本发明的半导体装置的特征在于，在上述发明中，上述第一个第一导电型半导体区的杂质浓度比上述第二个纵形第一导电型区的杂质浓度低。
[0025]另外，本发明的半导体装置的特征在于，在上述发明中，上述第一电极的端部延伸到上述绝缘膜的上方，在上述绝缘膜的上方，上述第一电极的至少一部分与上述第三电极接近。
[0026]另外，本发明的半导体装置的特征在于，在上述发明中还具备元件周边部，上述元件周边部在上述纵形漂移部的周围，位于上述第一主面与上述低电阻层之间，在导通状态下大致为非电路区域，在截止状态下耗尽化。上述元件周边部是第三并列pn结构，上述第三并列pn结构是将沿上述基板的厚度方向取向的第三个纵形第一导电型区与沿上述基板的厚度方向取向的第三个纵形第二导电型区以比上述第一重复节距窄的第三重复节距交替重复地接合而成。
[0027]另外，本发明的半导体装置的特征在于，在上述发明中，通过在上述阱区与上述第三并列pn结构之间设置的第二个第一导电型半导体区，使上述阱区与上述第三并列pn结构分隔。
[0028]另外，本发明的半导体装置的特征在于，在上述发明中，上述第二个第一导电型半导体区的厚度为上述第一并列pn结构的厚度的1/3以下。
[0029]另外，本发明的半导体装置的特征在于，在上述发明中，上述第二个第一导电型半导体区的厚度为上述第三个纵形第二导电型区的宽度以上。
[0030]另外，本发明的半导体装置的特征在于，在上述发明中，上述第二个第一导电型半导体区的杂质浓度比上述第三个纵形第一导电型区的杂质浓度低。
[0031]根据上述的发明，通过在阱区与第三并列pn结构之间设置第二个第一导电型半导体区，使阱区与第三并列pn结构分隔，从而能够使第一并列pn结构的第一个纵形第一导电型区成为电流路径，并且使第三并列pn结构的第二个纵形第一导电型区成为电流路径。据此，能够防止通态电阻上升。另外，由于电流路径被分散，因此能够避免导通状态时的电流集中，由此能够抑制从导通状态切换到截止状态的瞬间的局部的电场强度上升。据此，能够提高第三电极的正下方等的非活性区的雪崩耐量。因此，能够使非活性区的耐压比元件活性区(设置有活性部的区域)的耐压高。
[0032]发明效果
[0033]根据本发明的半导体装置，起到能够改善通态电阻与耐压的折衷关系的效果。
【附图说明】
[0034]图1是示出实施方式的纵向型MOSFET元件的芯片的俯视图。
[0035]图2是扩大地示出连接图1中的基准点Al?A4而成的矩形区域的俯视图。
[0036]图3是示出沿着图2中的剖切线A5-A6剖切的截面结构的截面图。
[0037]图4是示出比较例的半导体装置的结构的截面图。
[0038]图5是示意地示出实施例的半导体装置动作时的电流路径的说明图。
[0039]图6是示意地示出比较例的半导体装置动作时的电流路径的说明图。
[0040]符号说明[0041 ] I元件活性区
[0042] 2元件周边部
[0043]3非活性区
[0044]11 η+型漏层
[0045]12第一个并列pn结构(第一并列pn结构)
[0046]12a 第一η型区
[0047]12b 第一P型区
[0048]12c P型基区的夹间区域
[0049]13a p型基区
[0050]13b、13c p型阱区
[0051]14 n+型源区
[0052]15栅绝缘膜
[0053]16栅电极
[0054]17源电极(源极焊垫)
[0055]18漏电极
[0056]19a、19b、19c 层间绝缘膜
[0057]22第二个并列pn结构(第三并列pn结构)
[0058]22a 第二η—型区
[0059]22b 第二p—型区
[0060]22c、32c η——型表面区域[0061 ]23保护环
[0062]24场板电极
[0063]25 η型沟道停止区
[0064]25a p型区
[0065]26停止电极
[0066]27、37栅极焊垫
[0067]32第三个并列pn结构(第二并列pn结构)
[0068]32a第三η—型区
[0069]32b第三p—型区
[0070]Pl第一个并列pn结构的重复节距
[0071]P2第二个并列pn结构的重复节距
[0072]P3第三个并列pn结构的重复节距
【具体实施方式】
[0073]以下参照附图，对本发明的半导体装置的优选实施方式进行详细地说明。本说明书以及附图中，前缀有η或P的层或区域分别意味着电子或空穴为多数载流子。另外，在η或P标记的+和一分别意味着与未标记+和一的层或区域相比为高杂质浓度和低杂质浓度。在此，在以下的实施方式的说明以及附图中，对于相同的构成标记相同的符号，并省略重复的说明。
[0074](实施方式)
[0075]对于实施方式的半导体装置的结构，以η沟道型的纵向型MOSFET为例进行说明。图I是示出实施方式的纵向型MOSFET元件的芯片的俯视图。图2是扩大地示出连接图1中的基准点Al?A4而得的矩形区域的俯视图。在图2中，示意地示出图1的半导体芯片的大致1/4的区域的平面结构。图3是示出沿图2中的剖切线A5-A6剖切的截面结构的截面图。如图1所示，实施方式的半导体装置在半导体芯片(半导体基板)上具备:在导通状态时电流流通的元件活性区I和缓和芯片正面侧的电场而保持耐压的元件周边部2。对于元件活性区1，在芯片正面侧设置有MOS栅(由金属-酸化膜-半导体构成的绝缘栅)结构(未图示)。在MOS栅结构上，隔着层间绝缘膜(未图示)设置有源极焊垫(第一电极)17。在源极焊垫17的内侧设置有栅极焊垫(第三电极)37。设置有栅极焊垫37的区域是未设置MOS栅结构的非活性区3。元件周边部2配置为包围元件活性区I的周围，在导通状态下为大致非电路区域。在元件周边部2的与元件活性区I的边界附近，以包围元件活性区I的方式设置有栅极焊垫(第三电极，参见图3中的符号27)。在芯片背面设置有漏电极(第二电极，未图示)。
[0076]接着，对于实施方式的半导体装置的平面结构，参照图2进行说明。在图2中，示出元件活性区I的漂移部的1/2的深度附近(从后述的P型基区13a与第一 P型区12b的界面起算沿深度方向，漂移部的厚度的1/2的深度附近)的平面结构。
[0077]如图2所示，在元件活性区I设置有第一个并列pn结构(第一并列pn结构)12，第一个并列pn结构12是将杂质浓度得到提高的第一 η型区(第一个纵形第一导电型区)12a与第一 P型区(第一个纵形第二导电型区)12b交替重复地接合而成为漂移部的构成。第一个并列pn结构12具有沿与第一η型区12a和第一P型区12b的排列方向垂直的方向延伸的带状地配置的平面布局。
[0078]第一个并列pn结构12的漂移部的周围是包括第二个并列pn结构(第三并列pn结构)22的元件周边部2，第二个并列pn结构22是将第二η—型区(第三个纵形第一导电型区)22a与第二 ρ—型区(第三个纵形第二导电型区)22b交替重复地接合而成的构成。第二个并列pn结构22接连第一个并列pn结构12而设置，并且在与第一个并列pn结构12的边界中，与第一η型区12a接触。
[0079]第二个并列pn结构22的重复节距(第三重复节距)P2比第一个并列pn结构12的重复节距(第一重复节距)Pl窄。另外，第二个并列pn结构22例如具有将多个第二 P—型区22b矩阵状地配置于第二η—型区22a (即，将第二η—型区22a配置为大致栅格状)的平面布局。第二ρ—型区22b的平面形状例如可以为点状。
[0080]第一个并列pn结构12的漂移部的内侧成为由第三个并列pn结构(第二并列pn结构)32构成的非活性区3，第三个并列pn结构32是将第三η—型区(第二个纵形第一导电型区)32a与第三ρ—型区(第二个纵形第二导电型区)32b交替重复地接合而成的构成。第三个并列pn结构32在栅极焊垫37的正下方，接连第一个并列pn结构12而设置，并且在与第一个并列pn结构12的边界中，与第一 η型区12a接触。
[0081 ]第三个并列pn结构32的重复节距(第二个重复节距)P3比第一个并列pn结构12的重复节距Pl窄。另外，第三个并列pn结构32例如具有将多个第三P—型区32b矩阵状地配置于第三η—型区32a(即，将第三η—型区32a配置为大致栅格状)的平面布局。第三ρ—型区32b的平面形状例如可以是点状。接着，对于实施方式的半导体装置的截面结构，参照图3进行说明。如图3所示，在半导体芯片的背面侧的漏电极18导电接触的低电阻的n+型漏层(低电阻层)11上，在元件活性区I中配置有第一个并列pn结构12。第一个并列pn结构12具有将沿芯片(基板)的厚度方向(深度方向)取向的层状纵形的第一η型区12a与沿芯片的厚度方向取向的层状纵形的第一 P型区12b以重复节距Pl沿芯片的沿面方向交替重复地接合而成的截面结构。
[0082]第一 η型区12a和第一 ρ型区12b大致相当于多个阱的ρ型基区13a的紧下方部分，并作为元件活性区I的漂移部(纵形漂移部)起作用，多个阱的P型基区13a成为在作为元件活性区I的芯片正面侧的表层区域设置的活性部。第一 η型区12a的上端(芯片正面侧的端部)达到P型基区13a的夹间区域(夹在相邻的ρ型基区13a之间的η型区)12c。第一 η型区12a在导通状态下成为电流路径。第一 P型区12b的上端与ρ型基区13a的阱底面(n+型漏层11侧的面)接触。
[0083]在ρ型基区13a的内部，在芯片正面侧选择性地设置有n+型源区14。在ρ型基区13a的被第一 η型区12a与n+型源区14夹持的部分的表面上，隔着栅绝缘膜15设置有栅电极16。栅电极16在省略图示的部分中，与导通/截止控制用的栅极焊垫27、37电连接。
[0084]源电极(源极焊垫)17借由层间绝缘膜19a的接触孔而与ρ型基区13a、13b、13c以及n+型源区14导电接触，并且利用层间绝缘膜19a而与栅电极16电绝缘。另外，源电极17的外侧的端部延伸到层间绝缘膜19b上，并且与在层间绝缘膜19b上配置的栅极焊垫27对置。源电极17的内侧的端部延伸到层间绝缘膜19c上，在层间绝缘膜19c上，源电极17的至少一部分与栅极焊垫37接近。栅极焊垫27、37的至少一部分位于与源电极17接近的位置。在第一个并列pn结构12的漂移部的周围，在n+型漏层11上以与第一个并列pn结构12接连的方式配置有构成元件周边部2的第二个并列pn结构22。第二个并列pn结构22具有将沿芯片的厚度方向取向的层状纵形的第二 η—型区22a与沿芯片的厚度方向取向的层状纵形的第二 ρ—型区22b以重复节距P2沿芯片的沿面方向交替重复地接合而成的截面结构。第二个并列pn结构22的杂质浓度比第一个并列pn结构12的杂质浓度低，重复节距P2比重复节距Pl窄。
[0085]在作为元件周边部2的芯片正面侧的表层区域，η——型表面区域(第二个第一导电型半导体区)22c设置在第二个并列pn结构22的上方。η——型表面区域22c的杂质浓度比第二η—型区22a的杂质浓度低。设置于元件活性区I的最外侧的ρ型基区(以下，称为ρ型阱区)13b延伸到η——型表面区域22c的内部。
[0086]η——型表面区域22c的厚度(从芯片正面起算的深度)比ρ型阱区13b的厚度厚。而且，η—一型表面区域22c覆盖整个ρ型阱区13b的下方的区域(n+型漏层侧的区域)。即，通过η——型表面区域22c，使ρ型阱区13b与第二个并列pn结构22分隔。据此，在导通状态时，η——型表面区域22c的在ρ型阱区13b与第二个并列pn结构22之间夹持的部分作为电流路径起作用。以下说明η——型表面区域22c的厚度的优选的下限值。
[0087]另外，η——型表面区域22c的在ρ型阱区13b与第二个并列pn结构22之间夹持的部分的厚度优选为，第一个并列pn结构12的厚度的1/3以下。其理由如下。当η——型表面区域22c的在P型阱区13b与第二个并列pn结构22之间夹持的部分的厚度超过第一个并列pn结构12的厚度的1/3时，第二个并列pn结构22的厚度相对于第一个并列pn结构12的厚度变得过薄，电荷平衡容易失衡。
[0088]因此，在雪崩击穿时，与元件活性区I相比，在元件周边部2电场变高。最坏的情况是电场在元件周边部2集中，引起如由ρ型阱区13b、n——型表面区域22c和第二ρ—型区22b构成的寄生pnp晶体管的2次击穿这样的现象，可能导致损坏。在该情况下，为了避免元件损坏，需要将元件活性区I的耐压抑制得较低，因此变得难以高耐压化，元件耐压BV与通态电阻RonA之间的折衷关系恶化。
[0089]另外，在η——型表面区域22c的内部，在比ρ型阱区13b更靠近外侧的位置，与ρ型阱区13b隔开地设置有多个保护环23。场板电极24分别与各保护环23导电接触。在元件周边部2的外周，设置有与n+型漏层11导电接触的η型沟道停止区25。在η型沟道停止区25的内部，在芯片正面侧设置有P型区25a，停止电极26与该ρ型区25a导电接触。栅极焊垫27隔着层间绝缘膜19b设置在ρ型阱区13b上。
[0090]在元件活性区I的内侧，在n+型漏层11上，以与第一个并列pn结构12接连的方式配置有构成非活性区3的第三个并列pn结构32。第三个并列pn结构32具有将沿芯片的厚度方向取向的层状纵形的第三η—型区32a与沿芯片的厚度方向取向的层状纵形的第三ρ—型区32b，以重复节距P3沿芯片的沿面方向交替重复地接合而成的截面结构。第三个并列pn结构32的杂质浓度比第一个并列pn结构12的杂质浓度低，重复节距P3比重复节距Pl窄。
[0091]在作为位于非活性区3的芯片正面侧的表层区域，在第三个并列pn结构32上设置有η——型表面区域(第一个第一导电型半导体区)32c。!!——型表面区域32c的杂质浓度比第三η—型区32a的杂质浓度低。设置于元件活性区I的最内侧的ρ型基区(ρ型阱区)13c延伸到η——型表面区域32c的内部。在ρ型阱区13c上，隔着层间绝缘膜19c设置有栅极焊垫37。
[0092]η——型表面区域32c的厚度(从芯片正面起算的深度)比ρ型阱区13c的厚度厚。而且，η—一型表面区域32c覆盖整个ρ型阱区13c的下方的区域(n+型漏层侧的区域)。即，通过η——型表面区域32c，使ρ型阱区13c与第三个并列pn结构32分隔。
[0093]据此，在导通状态时，η——型表面区域32c的在ρ型阱区13c与第三个并列pn结构32之间夹持的部分作为电流路径起作用。关于η——型表面区域32c的厚度的优选的下限值，在后描述。η——型表面区域32c的在ρ型阱区13c与第三个并列pn结构32之间夹持的部分的厚度优选为第一个并列Pn结构12的厚度的1/3以下。其理由如下。
[0094]当η——型表面区域32c的厚度超过了第一个并列pn结构12的厚度的1/3时，第三个并列pn结构32的厚度相对于第一个并列pn结构12的厚度变得过薄，电荷平衡容易失衡。因此，在雪崩击穿时，与元件活性区I相比，在非活性区3电场变高。
[0095]最坏的情况是电场在非活性区3集中，引起如由ρ型阱区13c、n——型表面区域32c和第三P—型区32b构成的寄生pnp晶体管的2次击穿这样的现象，可能导致损坏。在该情况下，为了避免元件损坏，需要将元件活性区I的耐压抑制得较低，因此变得难以高耐压化，元件耐压BV与通态电阻RonA之间的折衷关系恶化。
[0096]另外，如上所述，通过使第二个并列pn结构22的重复节距P2、第三个并列pn结构32的重复节距P3比第一个并列pn结构12的重复节距Pl窄，从而使得从构成第一个并列pn结构12的第一 η型区12a与第一 ρ型区12b之间的pn结延伸的耗尽层易于向元件周边部2侧以及非活性区3侧扩展。据此，初期状态(离子积累前)中的初期耐压的高耐压化变得容易。
[0097]第二ρ型区22b、第三ρ型区32b在耗尽化之前起到类似于保护环的作用。因此，节距窄的第二 η型区22a、第三η型区32a的电场被缓和，高耐压化变得容易。另外，在第一个并列pn结构12、第二个并列pn结构22和第三个并列pn结构32与η型漏层11之间例如设置有η型缓冲区。
[0098]虽然没有特别限定，例如在实施方式的纵向型MOSFET为耐压600V等级的情况下，将各部分的尺寸以及杂质浓度设为以下值。漂移部的厚度(深度方向)，即元件活性区I的第一个并列pn结构12的厚度为44.Ομπι。第一 η型区12a以及第一 P型区12b的宽度为6.Ομπι(重复节距Pl为12.Ομπι)，第一 η型区12a以及第一 ρ型区12b的杂质浓度为3.0X 1015cm—3。
[0099]构成元件周边部2的第二个并列pn结构22的第二 η—型区22a以及第二 ρ—型区22b的宽度为4.Ομπι(重复节距P2为8.0ym)。第二η—型区22a以及第二ρ—型区22b的杂质浓度为1.0 X1015cm—3。作为元件周边部2的表面漂移区的η——型表面区域22c的杂质浓度以及厚度(从芯片正面起算的深度)分别为5.0 X 114Cnf3以及5.Ομπι。
[0100]构成非活性区3的第三个并列pn结构32的第三η—型区32a以及第三ρ—型区32b的宽度为4.Ομπι(重复节距P3为8.Ομπι)。第三η—型区32a以及第三ρ—型区32b的杂质浓度为1.0 X1015cm—3。作为非活性区3的表面漂移区的η——型表面区域32c的杂质浓度以及厚度分别为5.0X 114Cnf3以及5.Ομπ^ρ型基区13a以及ρ型阱区13b、13c的扩散深度为3.Ομπι，其表面杂质浓度为3.0 X 1017cm—3。
[0101]η+型源区14的扩散深度为1.(^111，其表面杂质浓度为3.0\102()(^—3。作为表面漂移区的夹间区域12(:的扩散深度为2.5μπι，其表面杂质浓度为2.0X1016cm—3。!!+型漏层11的厚度为200μπι，其杂质浓度为2.0\1018011—3。11型沟道停止区25的宽度为25.(^111，其杂质浓度为4.0X1015cm—3A型区 25a的杂质浓度为3.0X1017cm—3。
[0102]另外，第一个并列pn结构12、第二个并列pn结构22、第三个并列pn结构32的杂质浓度分布优选为，在靠近芯片正面的一侧(在图中为上侧)，为富P(P型杂质相对较多)，在靠近η+型漏层11(在图中为下侧)的一侧，为富n(n型杂质相对较多)的杂质浓度分布。这里，上述并列pn结构的杂质浓度(杂质量)准确来说，是指载流子浓度(载流子量)。
[0103]若杂质浓度高而载流子浓度低，则不能获得充分的雪崩耐量的提高效果。通常地，在进行了充分的活性化的区域，杂质浓度和载流子浓度视为等同。同样地，在进行了充分的活性化的区域，杂质量和载流子量视为等同。因此，在本说明书中，为了便于说明，视为载流子浓度包括在杂质浓度中，另外，视为载流子量包括在杂质量中。
[0104]接着，对实施方式的半导体装置(以下，称为实施例)与未设置η——型表面区域22c、32c的比较例的电流路径的不同进行比较，来对η——型表面区域22c、32c的厚度的优选的下限值进行说明。图4是示出比较例的半导体装置的结构的截面图。在图4中示出沿着相当于图2中的剖切线A5-A6的部分剖切而得的截面结构。比较例与实施例不同之处在于:未设置η——型表面区域22c、32c，而使得第二个并列pn结构122与ρ型阱区13b接触，且第三个并列pn结构132与ρ型阱区13c接触。
[0105]这里，将位于栅极焊垫37附近(元件活性区I与非活性区3之间的边界附近)的导通状态时的电流路径作为例子，来说明η——型表面区域32c的厚度优选的下限值。图5是示意地示出实施例的半导体装置动作时的电流路径的说明图。图6是示意地示出比较例的半导体装置动作时的电流路径的说明图。在图4、图6中，符号122a、122b分别是构成第二个并列pn结构122的第二 η—型区122a和第二 ρ—型区122b，符号132a、132b分别是构成第三个并列pn结构132的第三η—型区132a和第三ρ—型区132b。
[0106]如图6所示，在比较例中，ρ型阱区13c与第三个并列pn结构132接触。因此，在导通状态时将在P型阱区13c形成的η型的反转层作为电流路径的电子电流50，仅流过与最靠近元件活性区I侧的第三P—型区132b接触的第一 η型区12a(用符号51、52表示的粗箭头)。因此，电子电流50全部集中在最靠近元件活性区I侧的第三ρ—型区132b与ρ型阱区13c之间的边界附近(以下，称为电子电流集中部)53。
[0107]据此，在关断时，电子电流集中部53中的电流密度高(例如数lOOA/cm2程度)，扩展到电子电流集中部53的耗尽层内的电场强度增大，引起雪崩击穿(动态雪崩击穿)。而且，通过该雪崩击穿而产生从电子电流集中部53附近朝向源电极17流通的空穴电流54。如此，由于大部分的电流集中在电子电流集中部53，因此在非活性区3中可能导致损坏。
[0108]另一方面，在实施例中，通过η——型表面区域32c，使ρ型阱区13c与第三个并列pn结构32沿深度方向分隔。因此，在导通状态时将在ρ型阱区13c形成的η型的反转层作为电流路径的电子电流40流过与最靠近元件活性区I侧的第三ρ—型区32b接触的第一 η型区12a，并且沿着电势，流向P型阱区13c与第三个并列pn结构32之间的η——型表面区域32c。
[0109]S卩，在源电极17与ρ型阱区13c之间的接合部附近集中的电子电流41被分散为:流入第一 η型区12a的电子电流42a和流入η——型表面区域32c的电子电流42b。而且，流入η——型表面区域32c的电子电流42b流入构成第三个并列pn结构32的多个第三η—型区32a。
[0110]如此，通过电子电流40被分散，从而抑制关断时ρ型阱区13c的阱底面(n+型漏层11侧的面)的角部附近43的电场强度的增大，能够避免产生动态雪崩击穿。因此，也能够充分降低从P型阱区13c的阱底面的角部附近43通过ρ型阱区13c而流到源电极17的空穴电流44。其结果为，能够抑制电流集中在最靠近元件活性区I侧的第三P—型区32b与ρ型阱区13c之间的边界附近，在非活性区3中，雪崩击穿难以产生。因此，能够防止在非活性区3中导致损坏。
[0111]为了获得使已流入η——型表面区域32c的电子电流42b向多个第三η—型区32a分散的效果，例如η——型表面区域32c的厚度可以如下设定。例如，假定已流入η——型表面区域32c的电子电流42b从ρ型阱区13c的阱底面的角部以相对于深度方向呈45度的角度Θ向η--型表面区域32c内扩展。
[0112]而且，将与从电子电流42b的η——型表面区域32c内的通过地点起算至位于该通过地点的下方(n+型漏层侧)的第三P—型区32b的上端为止的与深度方向平行的方向上的距离设为XI。该情况下，若距离Xl与该第三P—型区32b的宽度X2为相同程度的尺寸(XI =X2.tan(45度)=X2)，则能够使电子电流42b到达与该第三ρ—型区32b的从元件活性区I分离的一侧邻接的第三η—型区32a。
[0113]例如，通过将第三ρ—型区32b的宽度X2设为6μπι，将η——型表面区域32c的在ρ型阱区13c与第三个并列pn结构32之间夹持的部分的厚度设为8μπι，从而能够使流通在η——型表面区域32c的电子电流42b充分地分散到第三η—型区32a。即，η——型表面区域32c的在ρ型阱区13c与第三个并列pn结构32之间夹持的部分的厚度优选为第三ρ—型区32b的宽度X2以上。因此，η—一型表面区域32c的厚度优选为，ρ型阱区13c的厚度与第三ρ—型区32b的宽度X2之和以上。
[0114]另外，在上述说明中，通过将第三个并列pn结构32、第三η—型区32a、第三ρ—型区32b以及P型阱区13c分别置换为第二个并列pn结构22、第二 η—型区22a、第二 ρ—型区22b以及ρ型阱区13b，从而能够说明通过在元件周边部2设置了 η——型表面区域22c而得的效果。
[0115]S卩，通过使ρ型阱区13b与第二个并列pn结构22沿深度方向被η——型表面区域22c分隔，从而能够使在导通状态时将在P型阱区13b形成的η型的反转层作为电流路径的电子电流分散到η——型表面区域22c和第二个并列pn结构22的第二 η—型区22a。因此，可以说η——型表面区域22c的厚度的优选的下限值与η——型表面区域32c相同。
[0116]接着，对实施例和比较例的在元件活性区I与非活性区3之间的边界附近形成的电流路径的不同进行比较，来对实施方式的半导体装置的动作进行说明。在比较例中，在导通状态下，例如在P型阱区13c的栅电极16的正下方的区域的表面层感应生成η型的反转层，借由该反转层，电子从η+型源区14被注入到ρ型基区13a与ρ型阱区13c之间的夹间区域12c。
[0117]如上所述，仅元件活性区I的栅电极16的正下方的部分成为电流路径。因此(参见图6所示的电子电流50、51、52)，注入到夹间区域12c的电子通过第一个并列pn结构12的第一η型区12a而到达n+型漏层11。
[0118]在施加于栅电极16的正电压被解除的关断时，在ρ型阱区13c的表面层感应产生的反转层消失。据此，耗尽层从第一个并列pn结构12和第三个并列pn结构132的pn结开始扩展。此时，由于第三个并列pn结构132的杂质浓度比第一个并列pn结构12的杂质浓度低，因此第三个并列pn结构132中的耗尽层的扩展变大。
[0119]据此，电子的电流路径变窄，因此如上所述，在关断(从导通状态向截止状态的切换)的瞬间，容易引起残留在半导体区域内的载流子的电流集中。另外，当成为截止状态时，耗尽层完全扩展，在电流集中部，电场强度上升，容易导致损坏。
[0120]另一方面，在实施例中，在导通状态下，例如在ρ型阱区13c的栅电极16的正下方的区域的表面层感应产生η型的反转层，借由该反转层，电子从n+型源区14注入到ρ型基区13a与P型阱区13c之间的夹间区域12c。已注入到夹间区域12c的电子通过第一个并列pn结构12的第一 η型区12a以及第三个并列pn结构32的第三η—型区32a，从而到达n+型漏层11。
[0121]如此，使元件活性区I的栅电极16的正下方的部分成为电流路径(图5所示的电子电流40、41、42a)，并且将η——型表面区域32c以及第三η—型区32a用作电流路径(图5所示的电子电流40、41、42b)。该电子电流的分散由η——型表面区域32c的杂质浓度(电阻率)来决定。
[0122]在施加于栅电极16的正电压被解除的关断时，在ρ型阱区13c的表面层感应产生的反转层消失。据此，耗尽层从第一个并列pn结构12、第三个并列pn结构32的pn结开始扩展。此时，由于P型阱区13c与第三个并列pn结构32通过η——型表面区域32c分隔，因此第三个并列pn结构32的耗尽化还未开始。
[0123]因此，电子的电流路径没有变窄。另外，在关断的瞬间，残留在半导体区域内的载流子借由η——型表面区域32c，流到第三η—型区32a，因此难以引起电流集中。然后，由于从ρ型阱区13c与η——型表面区域32c之间的pn结延伸的耗尽层到达第三个并列pn结构32，因此η一一型表面区域32c的电流路径被阻断。据此，向第三个并列pn结构32的新的载流子的侵入被抑制。
[0124]另外，第三个并列pn结构32成为在芯片正面侧为富p，并且在芯片背面侧为富η的杂质浓度分布，因此，在关断时，耗尽层从芯片正面侧慢慢地开始扩展。因此，在第三η—型区32a内也没有载流子残留。并且，η——型表面区域32c与第三个并列pn结构32相比杂质浓度低，另外，厚度为第一个并列pn结构12的厚度的1/3以下，因此，在截止状态时，耗尽层在低电压下到达n+型漏层11。因此，动态雪崩击穿难以产生。这里，虽然将在元件活性区I与非活性区3之间的边界附近形成的电流路径作为例子进行说明，但是相同的电流路径也可以形成在元件活性区I与元件周边部2之间的边界附近。以上，如说明所示，根据实施方式，将η——型表面区域设置在栅极焊垫的正下方的芯片正面侧的表层区域形成的P型阱区与在栅极焊垫的正下方配置的并列pn结构之间，从而将栅极焊垫的正下方的ρ型阱区与并列pn结构分隔，由此能够使在导通状态时通过P型阱区流通的电子电流分散到栅电极的正下方的部分和栅极焊垫的正下方的并列pn结构的η—型区。据此，能够防止通态电阻上升。另外，由于电流路径被分散，因此能够避免导通状态时的电流集中，由此能够抑制从导通状态向截止状态的切换的瞬间的局部地电场强度上升。据此，能够提高栅极焊垫的正下方等非活性区的雪崩耐量。因此，能够使非活性区的耐压比元件活性区的耐压高。因此，能够避免通态电阻与耐压之间的折衷关系恶化。
[0125]以上，在本发明中，以MOSFET为例进行了说明，然而在IGBT、双极晶体管、FWD以及肖特基二极管等中，也能够获得同样的效果。另外，本发明可以在不脱离本发明的主旨的范围内进行各种改变，在上述的各实施方式中，例如，各部分的尺寸和/或表面浓度等根据要求的规格等来进行各种设定。另外，在各实施方式中，将第一导电型设为η型，将第二导电型设为P型，但本发明将第一导电型设为P型，将第二导电型设为η型也同样成立。
[0126]产业上利用的可能性
[0127]如上所述，本发明的半导体装置对能够应用于M0SFET、IGBT以及双极型晶体管等的高耐压且大电流容量的半导体装置有用。
【主权项】
1.一种半导体装置，具有:存在于基板的第一主面侧且主动或被动地流通电流的活性部；导电连接到所述活性部的第一电极;存在于所述基板的第二主面侧的第一导电型的低电阻层;导电连接到所述低电阻层的第二电极;位于所述活性部与所述低电阻层之间，在导通状态下漂移电流沿纵向流通并且在截止状态下耗尽化的纵形漂移部；以及第一并列pn结构，所述纵形漂移部是沿所述基板的厚度方向取向的第一个纵形第一导电型区与沿所述基板的厚度方向取向的第一个纵形第二导电型区以第一重复节距交替反复地接合而成第一并列Pn结构，其特征在于，所述半导体装置具备: 导通/截止控制用的第三电极，隔着绝缘膜设置在所述第一主面上；以及 第二导电型的阱区，设置于所述基板的位于所述第三电极的正下方的所述第一主面侧的表面层，且电连接到所述第一电极， 所述阱区与所述低电阻层之间是接连所述第一并列pn结构而设置的第二并列pn结构，所述第二并列pn结构是将沿所述基板的厚度方向取向的第二个纵形第一导电型区与沿所述基板的厚度方向取向的第二个纵形第二导电型区以比所述第一重复节距窄的第二重复节距交替反复地接合而成， 通过在所述阱区与所述第二并列pn结构之间设置的第一个第一导电型半导体区，使所述阱区与所述第二并列pn结构分隔。2.如权利要求1所记载的半导体装置，其特征在于， 所述第一个第一导电型半导体区的厚度为所述第一并列pn结构的厚度的1/3以下。3.如权利要求1所记载的半导体装置，其特征在于， 所述第一个第一导电型半导体区的厚度为所述第二个纵形第二导电型区的宽度以上。4.如权利要求1所记载的半导体装置，其特征在于， 所述第一个第一导电型半导体区的杂质浓度比所述第二个纵形第一导电型区的杂质浓度低。5.如权利要求1所记载的半导体装置，其特征在于， 所述第一电极的端部延伸到所述绝缘膜的上方，在所述绝缘膜的上方，所述第一电极的至少一部分与所述第三电极接近。6.如权利要求1?5任一项所记载的半导体装置，其特征在于，还具备: 元件周边部，其在所述纵形漂移部的周围，位于所述第一主面与所述低电阻层之间，在导通状态下大致为非电路区域，在截止状态下耗尽化， 所述元件周边部是第三并列pn结构，所述第三并列pn结构是将沿所述基板的厚度方向取向的第三个纵形第一导电型区与沿所述基板的厚度方向取向的第三个纵形第二导电型区以比所述第一重复节距窄的第三重复节距交替重复地接合而成。7.如权利要求6所记载的半导体装置，其特征在于， 通过在所述阱区与所述第三并列pn结构之间设置的第二个第一导电型半导体区，使所述阱区与所述第三并列pn结构分隔。8.如权利要求7所记载的半导体装置，其特征在于， 所述第二个第一导电型半导体区的厚度为所述第一并列pn结构的厚度的1/3以下。9.如权利要求7所记载的半导体装置，其特征在于， 所述第二个第一导电型半导体区的厚度为所述第三个纵形第二导电型区的宽度以上。10.如权利要求7?9任一项所记载的半导体装置，其特征在于， 所述第二个第一导电型半导体区的杂质浓度比所述第三个纵形第一导电型区的杂质浓度低。
【文档编号】H01L29/06GK105900245SQ201580003631
【公开日】2016年8月24日
【申请日】2015年7月3日
【发明人】坂田敏明
【申请人】富士电机株式会社