一种半导体器件及其制备方法、电子装置的制造方法
【专利摘要】本发明涉及一种半导体器件及其制备方法、电子装置。所述方法包括步骤S1：提供半导体衬底，在所述半导体衬底上形成有鳍片以及环绕所述鳍片的栅极；步骤S2：在所述栅极的两侧、沿所述鳍片延伸的方向执行口袋区离子注入，以调节所述半导体器件的阈值电压，其中所述口袋区离子注入的方向为沿水平面向下倾斜10-20°。本发明所述方法在形成环绕鳍片的栅极之后、在所述栅极形成间隙壁之前执行口袋区离子注入，其中，所述口袋区离子注入与晶圆缺口(wafer notch)之间扭曲角度为90°即所述口袋区离子注入方向与鳍片延伸方向平行，并且口袋区离子注入方向为沿水平面向下倾斜10-20°，通过横向扩散来掺杂沟道区，以用来调节器件的阈值电压，同时不会影响器件的性能。
【专利说明】
一种半导体器件及其制备方法、电子装置
技术领域
[0001]本发明涉及半导体领域，具体地，本发明涉及一种半导体器件及其制备方法、电子
目.0
【背景技术】
[0002]随着半导体技术的不断发展，为了提高器件的性能，需要不断缩小集成电路器件的尺寸，随着CMOS器件尺寸的不断缩小，促进了三维设计如鳍片场效应晶体管(FinFET)的发展。
[0003]相对于现有的平面晶体管，所述FinFET器件在沟道控制以及降低短沟道效应等方面具有更加优越的性能；平面栅极结构设置于所述沟道上方，而在FinFET中所述栅极环绕所述鳍片设置，因此能从三个面来控制静电，在静电控制方面的性能也更突出。
[0004]现有技术通常采用以下工艺步骤形成FinFET的鳍片:首先，在衬底上形成硬掩膜层；接着，图案化所述硬掩膜层，形成用于蚀刻衬底以在其上形成鳍片的多个彼此隔离的掩膜；接着，蚀刻衬底以在其上形成多个鳍片；接着，沉积形成多个鳍片之间的隔离结构；最后，蚀刻去除所述硬掩膜层。
[0005]目前多阈值电压(mult1-Vt)对于3D FINFET来说是一个非常大的挑战，虽然通过对金属栅极的离子注入来调节功函可以为多阈值电压(mult1-Vt)提供解决方案，但是工艺集成问题成为主要挑战；现有技术中通常通过阈值电压离子注入的方法来调节阈值电压，但是由于掺杂损失问题，所述FINFET器件阈值电压对于离子注入剂量的灵敏度相对于平面器件小很多。
[0006]为了提高半导体器件的性能和良率，需要对器件的制备方法作进一步的改进，以便消除上述问题。
【发明内容】
[0007]在
【发明内容】
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本发明的
【发明内容】
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
[0008]本发明为了解决现有技术中存在的问题，提供了一种半导体器件的制备方法，包括:
[0009]步骤S1:提供半导体衬底，在所述半导体衬底上形成有鳍片以及环绕所述鳍片的栅极；
[0010]步骤S2:在所述栅极的两侧、沿所述鳍片延伸的方向执行口袋区离子注入，以调节所述半导体器件的阈值电压，其中所述口袋区离子注入的方向为沿水平面向下倾斜10-20。 。
[0011]可选地，在所述步骤SI中在所述半导体衬底上还形成有隔离材料层，所述隔离材料层位于相邻的两个所述鳍片之间并且部分覆盖所述鳍片，所述栅极位于所述隔离材料层上。
[0012]可选地，所述步骤SI包括:
[0013]步骤Sll:提供半导体衬底并图案化，以形成相互间隔的鳍片；
[0014]步骤S12:沉积隔离材料层，以覆盖所述鳍片；
[0015]步骤S13:回蚀刻所述隔离材料层，以露出部分所述鳍片，形成具有目标高度的鳍片。
[0016]可选地，所述步骤SI还进一步包括:
[0017]步骤S14:在所述隔离材料层上形成栅极材料层，以覆盖所述鳍片；
[0018]步骤S15:图案化所述栅极材料层，以形成环绕所述鳍片的所述栅极。
[0019]可选地，在所述步骤S15中，形成所述栅极之后，所述栅极两侧的露出的所述鳍片形成源漏。
[0020]可选地，在所述步骤S2之后还进一步包括在所述栅极的侧壁上形成间隙壁的步骤。
[0021]可选地，在所述步骤S2中，在所述口袋区离子注入步骤之后，注入的离子沿与鳍片延伸方向相垂直的方向扩散同时向下扩散。
[0022]本发明还提供了一种上述的方法制备得到的半导体器件。
[0023]本发明还提供了一种电子装置，包括上述的半导体器件。
[0024]本发明为了解决现有技术中存在的问题，提供了一种半导体器件及其制备方法，所述方法在形成环绕鳍片的栅极之后、在所述栅极形成间隙壁之前执行口袋区离子注入，其中，所述口袋区离子注入与晶圆缺口(wafer notch)之间扭曲角度为90 °即所述口袋区离子注入方向与鳍片延伸方向平行，并且口袋区离子注入方向为沿水平面向下倾斜10-20°，由于所述离子的横向扩散与所述鳍片的宽度具有相同的数量级，因此可以通过横向扩散来掺杂沟道区，以用来调节器件的阈值电压，同时不会影响器件的性能，但是如果所述扭曲角度为0°，则会降低器件的性能，导致更严重的泄露。
【附图说明】
[0025]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，
[0026]图1a-1d为本发明的实施方式中所述半导体器件的制备过程示意图；
[0027]图2为本发明一【具体实施方式】中所述半导体器件的工艺流程图。
【具体实施方式】
[0028]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0029]应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
[0030]应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接至IJ”或“耦合至IJ”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
[0031]空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
[0032]在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
[0033]实施例1
[0034]本发明为了解决现有技术中存在的问题，提供了一种半导体器件的制备方法，下面结合附图对所述方法做进一步的说明。其中，图1a-1d为本发明的实施方式中所述半导体器件的制备过程示意图。
[0035]首先，执行步骤201，提供半导体衬底101，所述半导体衬底上形成若干相互间隔的鳍片。
[0036]如图1a所示，在该步骤中所述半导体衬底101可以是以下所提到的材料中的至少一种:硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
[0037]接着在所述半导体衬底101上形成垫氧化物层(Pad oxide) 102，其中所述垫氧化物层(Pad oxide)的形成方法可以通过沉积的方法形成，例如化学气相沉积、原子层沉积等方法，还可以通过热氧化所述半导体衬底的表面形成，在此不再赘述。
[0038]进一步，在该步骤中还可以进一步包含执行离子注入的步骤，以在所述半导体衬底中形成阱，其中注入的离子种类以及注入方法可以为本领域中常用的方法，在此不一一赘述。
[0039]接着在半导体衬底101上形成多个鳍片103，鳍片的宽度全部相同，或者鳍片分为具有不同宽度的多个鳍片组。
[0040]具体的形成方法包括:在半导体衬底101上形成硬掩膜层(图中未示出)，形成所述硬掩膜层可以采用本领域技术人员所熟习的各种适宜的工艺，例如化学气相沉积工艺，所述硬掩膜层可以为自下而上层叠的氧化物层和氮化硅层；图案化所述硬掩膜层，形成用于蚀刻半导体衬底101以在其上形成鳍片的多个彼此隔离的掩膜，在一个实施例中，采用自对准双图案(SADP)工艺实施所述图案化过程；蚀刻半导体衬底101以在其上形成鳍片结构。
[0041]可选地，形成衬垫氧化物层，以覆盖半导体衬底101的表面、鳍片结构的侧壁以及所述硬掩膜层的侧壁和顶部。在一个实施例中，采用现场蒸汽生成工艺(ISSG)形成衬垫氧化物层。
[0042]可选地，在该步骤中还可以形成覆盖衬垫氧化物层保护层，以后续实施的工艺对鳍片结构的高度和特征尺寸造成损失。在一个实施例中，采用具有可流动性的化学气相沉积工艺(FCVD)形成保护层，保护层的材料可以为氮化硅。
[0043]执行步骤202，沉积隔离材料层102，以覆盖所述鳍片结构。
[0044]具体地，如图1c所示，沉积隔离材料层102，以完全填充鳍片结构之间的间隙。在一个实施例中，采用具有可流动性的化学气相沉积工艺实施所述沉积。隔离材料层102的材料可以选择氧化物，例如HARP。
[0045]执行步骤203，回蚀刻所述隔离材料层102，至所述鳍片的目标高度。
[0046]具体地，如图1d所示，回蚀刻所述隔离材料层102，以露出部分所述鳍片，进而形成具有特定高度的鳍片。作为示例，实施高温退火，以使隔离材料层102致密化，所述高温退火的温度可以为700°C -1OOO0C ;执行化学机械研磨，直至露出所述硬掩膜层的顶部；去除所述硬掩膜层中的氮化硅层，在一个实施例中，采用湿法蚀刻去除氮化硅层，所述湿法蚀刻的腐蚀液为稀释的氢氟酸；去除所述硬掩膜层中的氧化物层和部分隔离材料层102，以露出鳍片结构的部分，进而形成具有特定高度的鳍片结构，在一个实施例中，采用SiCoNi蚀刻实施该去除，所述SiCoNi蚀刻的蚀刻气体主要有順3和NF 3o
[0047]可选地，在该步骤中还可以在露出的鳍片结构的表面形成薄层氧化物，以利于后续实施阱区注入和沟道停止注入。在一个实施例中，采用现场蒸汽生成工艺形成该薄层氧化物。
[0048]执行步骤204，在所述隔离材料层上形成栅极材料层104，以覆盖所述鳍片。
[0049]具体地，如图1b所示，在该步骤中所述栅极材料层可以选用本领域常用的半导体材料，例如可以选用多晶硅等，并不局限于某一种，在此不再一一列举。
[0050]所述栅极材料层的沉积方法可以选用化学气相沉积或者原子层沉积等方法。
[0051]执行步骤205，图案化所述栅极材料层，以形成环绕所述鳍片的所述栅极104 '。
[0052]如图1c和Id所示，在该步骤中图案化所述栅极材料层的方法可以为常规方法，例如在所述栅极材料层形成光刻胶层，然后曝光显影，以形成开口，然后以所述光刻胶层为掩膜蚀刻所述栅极材料层，以形成环绕栅极。
[0053]可选地，在该步骤中形成所述环绕栅极之后露出栅极两侧的部分鳍片，以作为源漏极，如图1d所示。
[0054]执行步骤206，在所述栅极的两侧、沿所述鳍片延伸的方向执行口袋区离子注入，以调节所述半导体器件的阈值电压，其中所述口袋区离子注入的方向为沿水平面向下倾斜10-20。 。
[0055]具体地，如图1d所示，其中口袋区离子注入的方向如图中实线箭头所示，离子注入方向与晶圆缺口(wafer notch)之间扭曲角度为90°即所述口袋区离子注入方向与鳍片延伸方向平行，并且口袋区离子注入方向为沿水平面向下倾斜10-20°，同时在所述口袋区离子注入步骤之后，注入的离子沿与鳍片延伸方向垂直的方向扩散同时向下扩散，如虚线箭头所示。由于所述离子的横向扩散与所述鳍片的宽度具有相同的数量级，因此可以通过横向扩散来掺杂沟道区，以用来调节器件的阈值电压，同时不会影响器件的性能，但是如果所述扭曲角度为0°，则会降低器件的性能，导致更严重的泄露。
[0056]可选地，在该步骤中对于NMOS器件离子注入种类可以为B、BF2S In，对于PMOS器件可以为As或P，离子注入的剂量以及能量可以选用本领域常用的操作参数。
[0057]执行步骤207，在所述栅极的侧壁上形成间隙壁。
[0058]具体地，所述间隙壁可以使用氮化硅、碳化硅、氮氧化硅或其组合的材料。可以在衬底上沉积第一氧化硅层、第一氮化硅层以及第二氧化硅层，然后采用蚀刻方法形成间隙壁，所述间隙壁可以具有10-30匪的厚度。
[0059]至此，完成了本发明实施例的半导体器件的制备过程的介绍。在上述步骤之后，还可以包括其他相关步骤，此处不再赘述。并且，除了上述步骤之外，本实施例的制备方法还可以在上述各个步骤之中或不同的步骤之间包括其他步骤，这些步骤均可以通过现有技术中的各种工艺来实现，此处不再赘述。
[0060]本发明为了解决现有技术中存在的问题，提供了一种半导体器件及其制备方法，所述方法在形成环绕鳍片的栅极之后、在所述栅极形成间隙壁之前执行口袋区离子注入，其中，所述口袋区离子注入与晶圆缺口(wafer notch)之间扭曲角度为90 °即所述口袋区离子注入方向与鳍片延伸方向平行，并且口袋区离子注入方向为沿水平面向下倾斜10-20°，由于所述离子的横向扩散与所述鳍片的宽度具有相同的数量级，因此可以通过横向扩散来掺杂沟道区，以用来调节器件的阈值电压，同时不会影响器件的性能，但是如果所述扭曲角度为0°，则会降低器件的性能，导致更严重的泄露。
[0061]图2为本发明一【具体实施方式】中所述半导体器件的工艺流程图，包括以下步骤:
[0062]步骤S1:提供半导体衬底，在所述半导体衬底上形成有鳍片以及环绕所述鳍片的栅极；
[0063]步骤S2:在所述栅极的两侧、沿所述鳍片延伸的方向执行口袋区离子注入，以调节所述半导体器件的阈值电压，其中所述口袋区离子注入的方向为沿水平面向下倾斜10-20。 。
[0064]实施例2
[0065]本发明还提供了一种半导体器件，所述半导体器件选用实施例1所述的方法制备。所述半导体器件中由于所述离子的横向扩散与所述鳍片的宽度具有相同的数量级，因此可以通过横向扩散来掺杂沟道区，以用来调节器件的阈值电压，同时不会影响器件的性能，但是如果所述扭曲角度为0°，则会降低器件的性能，导致更严重的泄露。
[0066]实施例3
[0067]本发明还提供了一种电子装置，包括实施例2所述的半导体器件。其中，半导体器件为实施例2所述的半导体器件，或根据实施例1所述的制备方法得到的半导体器件。
[0068]本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、V⑶、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括所述半导体器件的中间产品。本发明实施例的电子装置，由于使用了上述的半导体器件，因而具有更好的性能。
[0069]本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
【主权项】
1.一种半导体器件的制备方法，包括: 步骤S1:提供半导体衬底，在所述半导体衬底上形成有鳍片以及环绕所述鳍片的栅极； 步骤S2:在所述栅极的两侧、沿所述鳍片延伸的方向执行口袋区离子注入，以调节所述半导体器件的阈值电压，其中所述口袋区离子注入的方向为沿水平面向下倾斜10-20°。2.根据权利要求1所述的方法，其特征在于，在所述步骤SI中在所述半导体衬底上还形成有隔离材料层，所述隔离材料层位于相邻的两个所述鳍片之间并且部分覆盖所述鳍片，所述栅极位于所述隔离材料层上。3.根据权利要求1所述的方法，其特征在于，所述步骤SI包括: 步骤Sll:提供半导体衬底并图案化，以形成相互间隔的鳍片； 步骤S12:沉积隔离材料层，以覆盖所述鳍片； 步骤S13:回蚀刻所述隔离材料层，以露出部分所述鳍片，形成具有目标高度的鳍片。4.根据权利要求3所述的方法，其特征在于，所述步骤SI还进一步包括: 步骤S14:在所述隔离材料层上形成栅极材料层，以覆盖所述鳍片； 步骤S15:图案化所述栅极材料层，以形成环绕所述鳍片的所述栅极。5.根据权利要求4所述的方法，其特征在于，在所述步骤S15中，形成所述栅极之后，所述栅极两侧的露出的所述鳍片形成源漏。6.根据权利要求1所述的方法，其特征在于，在所述步骤S2之后还进一步包括在所述栅极的侧壁上形成间隙壁的步骤。7.根据权利要求1所述的方法，其特征在于，在所述步骤S2中，在所述口袋区离子注入步骤之后，注入的离子沿与鳍片延伸方向相垂直的方向扩散同时向下扩散。8.—种权利要求1至7之一所述的方法制备得到的半导体器件。9.一种电子装置，包括权利要求8所述的半导体器件。
【文档编号】H01L21/336GK105990151SQ201510095433
【公开日】2016年10月5日
【申请日】2015年3月4日
【发明人】周飞
【申请人】中芯国际集成电路制造(上海)有限公司