一种半导体器件及其制造方法
【专利摘要】本发明公开了一种半导体器件的制造方法，包括：提供半导体衬底；在衬底上形成第一半导体层和第二半导体层的叠层；在第二半导体层上形成栅极；在叠层及栅极上形成覆盖层；刻蚀栅极侧面的覆盖层及第二半导体层，以形成刻蚀孔；通过刻蚀孔进行腐蚀去除第一半导体层，以形成空腔；进行氧化工艺，以填充空腔；去除覆盖层；进行器件的后续加工。本发明实现了类SOI衬底，并在其上形成器件，具有低成本、漏电小、功耗低、速度快、工艺较为简单且集成度高的特点。
【专利说明】
一种半导体器件及其制造方法
技术领域
[0001]本发明属于半导体制造领域，尤其涉及一种半导体器件及其制造方法。
【背景技术】
[0002]随着器件的特征尺寸不断减小，在进入纳米尺度尤其是22nm以下尺寸以后，临近半导体物理器件的极限问题接踵而来，如电容损耗、漏电流增大、噪声提升、闩锁效应和短沟道效应等，为了克服这些问题，SOI (绝缘体上娃，Silicon-On-1nsulator)技术应运而生。
[0003]SOI衬底分厚层和薄层S0I，薄层SOI器件的顶层硅的厚度小于栅下最大耗尽层的宽度，当顶层娃的厚度变薄时，器件从部分耗尽(Partially Deplet1n)向全部耗尽(FullyDeplet1n)转变，当顶层娃小于50nm时，为超薄SOI (Ultra thin S0I，UTS0I)，SOI器件全部耗尽，全部耗尽的器件具有较大电流驱动能力、陡直的亚阈值斜率、较小的短沟道、窄沟道效应和完全消除Kink效应等优点，特别适用于高速、低压、低功耗电路的应用，超薄SOI成为22nm以下尺寸工艺的理想解决方案。
[0004]然而，目前SOI衬底的造价较高，且提供的SOI衬底的规格较为单一，无法根据器件的需要调整各层的厚度。
【发明内容】
[0005]本发明的目的在于克服现有技术中的不足，提供一种半导体器件及其制造方法，实现SOI器件的集成且各层厚度可调。
[0006]为实现上述目的，本发明的技术方案为:
[0007]一种半导体器件的制造方法，包括步骤:
[0008]提供半导体衬底；
[0009]在衬底上形成第一半导体层和第二半导体层的叠层；
[0010]在第二半导体层上形成栅极；
[0011]在叠层及栅极上形成覆盖层；
[0012]刻蚀栅极侧面的覆盖层及第二半导体层，以形成刻蚀孔；
[0013]通过刻蚀孔进行腐蚀去除第一半导体层，以形成空腔；
[0014]进行氧化工艺，以填充空腔；
[0015]去除覆盖层；
[0016]进行器件的后续加工。
[0017]可选的，采用外延工艺，在衬底上依次形成第一半导体层和第二半导体层的叠层。
[0018]可选的，所述衬底为娃衬底，所述第一半导体层为GexSi1 x，其中0〈χ〈1，所述第二半导体层为娃。
[0019]可选的，进行器件的后续加工的步骤包括:在栅极的侧壁上形成侧墙；在栅极两侧形成源漏区；覆盖源漏区及栅极，形成层间介质层。
[0020]可选的，所述栅极为伪栅极；还包括步骤:去除伪栅极，并重新形成替代栅极。
[0021]可选的，通过选择性外延工艺，在栅极两侧的第二半导体层上形成源漏区。
[0022]此外，本发明还提供了一种半导体器件，包括:
[0023]半导体衬底；
[0024]衬底上的空腔以及其上的第二半导体层，空腔中填充有第二半导体层及衬底的氧化物；
[0025]第二半导体层上的器件结构；
[0026]第二半导体层中的刻蚀孔，位于栅极的侧面，刻蚀孔的侧壁上形成有第二半导体层的氧化物。
[0027]可选的，衬底为体娃衬底，第二半导体层为外延娃。
[0028]可选的，器件结构的源漏区为外延源漏层。
[0029]本发明的半导体器件的制造方法，在衬底上形成第一半导体层和第二半导体层，并在其上形成栅极，而后，通过刻蚀孔来去除第一半导体层形成空腔，并通过氧化工艺填充空腔，实现类SOI衬底，并在其上形成器件，具有低成本、漏电小、功耗低、速度快、工艺较为简单且集成度高的特点。同时，第二半导体层的厚度实现沟道的控制，埋层的厚度可以通过形成的第一半导体层的厚度来调节，满足不同器件的需求，工艺简单易行。
【附图说明】
[0030]为了更清楚地说明本发明实施的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0031]图1示出了本发明的半导体器件的制造方法的流程图；
[0032]图2-图1OA为根据本发明实施例制造半导体器件的各个制造过程中的结构示意图，其中，图2-10为各个制造过程的俯视图，图2A-10A图相应俯视图的AA向截面示意图。
【具体实施方式】
[0033]为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的【具体实施方式】做详细的说明。
[0034]在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
[0035]其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
[0036]参考图1所示，本发明提供了一种半导体器件的制造方法，包括:提供半导体衬底；在衬底上形成第一半导体层和第二半导体层的叠层；在第二半导体层上形成栅极；在叠层及栅极上形成覆盖层；刻蚀栅极侧面的覆盖层及第二半导体层，以形成刻蚀孔；通过刻蚀孔进行腐蚀去除第一半导体层，以形成空腔；进行氧化工艺，以填充空腔；去除覆盖层；进行器件的后续加工。
[0037]在本发明中，在衬底上形成第一半导体层和第二半导体层，并在其上形成栅极，而后，通过刻蚀孔来去除第一半导体层形成空腔，并通过氧化工艺填充空腔，实现类SOI衬底，并在其上形成器件，具有低成本、漏电小、功耗低、速度快、工艺较为简单且集成度高的特点。同时，第二半导体层的厚度实现沟道的控制，埋层的厚度可以通过形成的第一半导体层的厚度来调节，满足不同器件的需求，工艺简单易行。
[0038]为了更好的理解本发明的技术方案和技术效果，以下将结合本发明的半导体器件的制造方法的流程图图1和具体的实施例进行详细的描述。
[0039]首先，在步骤S01，提供半导体衬底100，参考图2和图2A(图2的AA向截面图)所示。
[0040]在本发明实施例中，所述半导体衬底100可以为Si衬底、Ge衬底等。在其他实施例中，还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等。在本实施例中，所述半导体衬底100为体硅衬底。
[0041]而后，在步骤S02，在所述衬底100上形成第一半导体层102和第二半导体层104的叠层，参考图2和图2A所示。
[0042]在本实施例中，可以采用外延生长(EPI)工艺，如图2所示，在体硅衬底100上依次外延生长第一半导体层102和第二半导体层104，其中，所述第一半导体层可以为GexSi1 x，其中0〈χ〈1，厚度可以为l_200nm，典型的可以1nm或200nm ;所述第二半导体层可以为娃，厚度可以为3-200nm，典型的可以为1nm或15nm。外延工艺可以形成晶体结构的半导体层，其为质量较高的半导体层，以便提高所形成的器件的性能。在外延形成第一和第二半导体层后，可以进行第一半导体层102、第二半导体层104和衬底100的刻蚀，并进行介质材料如氧化硅的填充，从而形成隔离结构(图未示出)。当然，可以根据器件的具体需要，采用其他的方法来形成半导体层。
[0043]在本发明中，第一和第二半导体层的厚度可以根据器件的需要来选择，其厚度可控制后续形成器件结构的埋层及沟道层的厚度，即相当于SOI衬底中埋层和顶层硅的作用，在器件最终的第二半导体层的厚度小于50nm时，可以用于形成UTSOI器件。
[0044]接着，在步骤S03，在第二半导体层106上形成栅极108，参考图3和图3A(图3的AA向截面示意图)所示。
[0045]在本发明中，该栅极可以为前栅工艺中的栅极，也可以为后栅工艺中的伪栅。在本实施例中，该栅极为伪栅极，具体的，首先，淀积栅介质层和伪栅极，栅介质层例如可以为热氧化层或其他合适的介质材料，例如氧化硅、氮化硅等，在一个实施例中，可以为二氧化硅，可以通过热氧化的方法来形成。伪栅极可以为非晶硅、多晶硅或氧化硅等，在一个实施例中，可以为非晶硅。而后，进行图案化，在第二半导体层106上形成栅介质层106和栅极108。
[0046]而后，在步骤S04，在叠层102、104及栅极108上形成覆盖层110，参考图4和图4A(图4的AA向截面示意图)所示。
[0047]该覆盖层110为后续形成刻蚀孔的掩盖层及刻蚀层，与第一半导体层具有刻蚀选择性，在本实例中，该覆盖层110可以为氮化硅，具体的，在淀积覆盖层110之后，进行平坦化，如化学机械研磨，以获得平坦的覆盖层110，如图4A所示。
[0048]接着，在步骤S05，刻蚀栅极108侧面的覆盖层110及第二半导体层104，以形成刻蚀孔112，参考图5和图5A(图5的AA向截面示意图)所示。
[0049]在本实施例中，具体的，首先在覆盖层110上形成刻蚀孔的掩膜层(图未示出)，在掩膜层的掩盖下，刻蚀覆盖层110和第二半导体层104，直至暴露出第一半导体层102，以形成刻蚀孔112，在其他实施例中，也可以进一步刻蚀第一半导体层102，直至暴露衬底100，来形成该刻蚀孔，该刻蚀孔可以形成在栅极一侧或两侧的第二半导体层上，基本上，该刻蚀孔可以形成在更靠近隔离的区域，以便于后续源漏区的形成。
[0050]而后，在步骤S06，通过刻蚀孔112进行腐蚀去除第一半导体层102，以形成空腔114，参考图6和图6A(图6的AA向截面示意图)所示。
[0051 ] 在本实施例中，可以进行湿法腐蚀，例如采用HF、H202、CH3COOH和H2O的刻蚀剂进行腐蚀选择性去除第一半导体层，具体的，在一个优选的实施例中，采用HF、H202、CH3C00H和H2O的刻蚀剂进行腐蚀去除第一半导体层，比例为1:18:27: 8，根据刻蚀速率设定刻蚀时间，使得选择性刻蚀后，仅剩余隔离附近的第一半导体层或者去除全部的第一半导体层，以在器件区域形成空腔114，如图6A所示。
[0052]接着，在步骤S07，进行氧化工艺，以填充空腔，参考图7和图7A(图7的AA向截面示意图)所示。
[0053]在本发明中，采用氧化工艺，来填充空腔，在氧化工艺之后，空腔及刻蚀孔的半导体材料都被氧化，形成了氧化物层的填充，从而在第二半导体层与衬底之间形成氧化物层116的埋层，如图7A所示。在本实施例中，采用热氧化法进行氧化，在空腔及刻蚀孔的第二半导体层104和衬底的暴露的表面上形成了相应的氧化物，在氧化后，空腔中填充满氧化物层116，同时，在刻蚀孔处还留有凹陷区113，如图8A所示，该凹陷区可以在后续器件加工工艺中被填充。
[0054]而后，在步骤S08，去除覆盖层110，参考图8和图8A(图8的AA向截面示意图)所示。
[0055]在填充空腔之后，将该覆盖层110去除，暴露第二半导体层，从而继续进行器件的后续加工。在本实施例中，可以采用湿法腐蚀去除氮化硅的覆盖层，如图8A所示。
[0056]最后，在步骤S09，进行器件的后续加工，参考图10和图1OA (图10的AA向截面示意图)所示。
[0057]在前栅工艺的实施例中，具体的，首先，在栅极的侧壁上形成侧墙118，侧墙118可以具有单层或多层结构，可以由氮化硅、氧化硅、氮氧化硅、碳化硅、氟化物掺杂硅玻璃、低k电介质材料及其组合，和/或其他合适的材料形成，在一个实施例中侧墙204可以为氮化硅和氧化硅的两层结构，可以通过淀积侧墙材料，而后进行RIE (反应离子刻蚀)来形成侧墙118，如图9和9A(图9的AA向截面示意图)所示。接着，形成源漏区，在第二半导体层的厚度比较薄时，例如厚度小于50nm时，形成了类似于ETSOI的衬底，此时，可以通过选择性外延工艺，在第二半导体层104上选择性外延并掺杂来形成外延源漏层120，如图1OA所示。而后，可以进行层间介质层以及接触等步骤。
[0058]在后栅工艺中，在形成层间介质层后，将伪栅极去除，也可进一步将栅介质层去除，而后，重新形成栅介质层以及替代栅极，栅介质层可以为高k介质材料(例如，和氧化硅相比，具有高介电常数的材料)或其他合适的介质材料，高k介质材料例如铪基氧化物，该栅极可以为金属栅电极可以为一层或多层结构，可以包括金属材料或多晶硅或他们的组合，金属材料例如T1、TiAlx、TiN, TaNx, HfN, TiCx, TaCx等等。而后，完成接触等步骤。
[0059]至此，形成了本发明实施例的半导体器件。
[0060]此外，本发明还提供了由上述方法形成的半导体器件，参考图10和图1OA所示，该半导体器件包括:半导体衬底100 ;衬底上的空腔以及其上的第二半导体层104，空腔中填充有第二半导体层及衬底的氧化物116 ;第二半导体层上的器件结构200 ;第二半导体层104中的刻蚀孔112，位于栅极108的侧面，刻蚀孔的侧壁上形成有第二半导体层的氧化物。
[0061]在本发明的实施例中，空腔中的氧化物及刻蚀孔侧壁上的氧化物通过氧化工艺形成。
[0062]其中，衬底100为体硅衬底，第二半导体层104为外延硅。器件结构的源漏区为外延源漏层。
[0063]此外，在本发明中，在第二半导体层104的刻蚀孔112的侧壁的氧化物之间形成有凹陷区113，该凹陷区可以由层间介质层(图未示出)填满。
[0064]本发明的半导体器件，为类SOI器件，具有低成本、漏电小、功耗低、速度快、工艺较为简单且集成度高的特点。
[0065]以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。
[0066]虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
【主权项】
1.一种半导体器件的制造方法，其特征在于，包括步骤: 提供半导体衬底； 在衬底上形成第一半导体层和第二半导体层的叠层； 在第二半导体层上形成栅极； 在叠层及栅极上形成覆盖层； 刻蚀栅极侧面的覆盖层及第二半导体层，以形成刻蚀孔； 通过刻蚀孔进行腐蚀去除第一半导体层，以形成空腔； 进行氧化工艺，以填充空腔； 去除覆盖层； 进行器件的后续加工。2.根据权利要求1所述的制造方法，其特征在于，采用外延工艺，在衬底上依次形成第一半导体层和第二半导体层的叠层。3.根据权利要求2所述的制造方法，其特征在于，所述衬底为硅衬底，所述第一半导体层为GexSi1 x，其中0〈χ〈1，所述第二半导体层为娃。4.根据权利要求1所述的制造方法，其特征在于，进行器件的后续加工的步骤包括:在栅极的侧壁上形成侧墙；在栅极两侧形成源漏区；覆盖源漏区及栅极，形成层间介质层。5.根据权利要求4所述的制造方法，其特征在于，所述栅极为伪栅极；还包括步骤:去除伪栅极，并重新形成替代栅极。6.根据权利要求4所述的制造方法，其特征在于，通过选择性外延工艺，在栅极两侧的第二半导体层上形成源漏区。7.一种半导体器件，其特征在于，包括: 半导体衬底； 衬底上的空腔以及其上的第二半导体层，空腔中填充有第二半导体层及衬底的氧化物； 第二半导体层上的器件结构； 第二半导体层中的刻蚀孔，位于栅极的侧面，刻蚀孔的侧壁上形成有第二半导体层的氧化物。8.根据权利要求7所述的半导体器件，其特征在于，衬底为体硅衬底，第二半导体层为外延硅。9.根据权利要求7所述的半导体器件，其特征在于，器件结构的源漏区为外延源漏层。
【文档编号】H01L21/762GK105990213SQ201510047719
【公开日】2016年10月5日
【申请日】2015年1月29日
【发明人】唐兆云, 徐烨锋, 唐波, 王红丽, 许静, 李春龙, 杨萌萌, 闫江
【申请人】中国科学院微电子研究所