器件制造及其封装方法
【专利摘要】本发明提供了器件制造及其封装方法。本发明的一些实施例提供了一种半导体器件。该半导体器件包括第一导电层和位于第一导电层上方的第二导电层。第二导电层包括第一部分和从第一部分突出的第二部分。通孔结构位于第二导电层下方和第一导电层的顶部上。通孔结构基本与第二部分垂直对齐。
【专利说明】
器件制造及其封装方法
技术领域
[0001 ] 本发明涉及器件制造及其封装方法。
【背景技术】
[0002]各种工艺被用于在半导体晶圆上制造集成电路。这些工艺包括:在晶圆衬底上沉积导电层；使用平版印刷或光刻技术，以互连图案的形式形成光刻胶或其他掩模；以及使晶圆衬底经过干蚀刻工艺，以从没有被光刻胶或掩模覆盖的区域去除导电层。
[0003]执行这些工艺以满足制造的适当标准。调整或修改工艺以提高半导体晶圆上的集成电路的质量或性能。
【发明内容】
[0004]为解决现有技术中存在的问题，根据本发明的一个方面，提供了一种半导体器件，包括:
[0005]第一导电层；
[0006]第二导电层，位于第一导电层上方，并且第二导电层包括:
[0007]第一部分；和
[0008]第二部分，从第一部分突出；以及
[0009]通孔结构，位于第二导电层下方和第一导电层的顶部上，并且通孔结构基本上与第二部分垂直对齐。
[0010]根据本发明的一个实施例，第一部分部分地与第二部分重叠。
[0011 ]根据本发明的一个实施例，第二导电层的第一部分包括与第二部分相交的弯曲边界。
[0012]根据本发明的一个实施例，第二导电层是超厚金属层。
[0013]根据本发明的一个实施例，第二导电层包括第三部分，并且第三部分与第一部分相距预定值。
[0014]根据本发明的一个实施例，通孔结构的材料基本与第二导电层的材料相同。
[0015]根据本发明的一个实施例，通孔结构与第一导电层接触。
[0016]根据本发明的另一方面，提供了一种半导体器件，包括:
[0017]第一导电层；
[0018]通孔结构，位于第一导电层的顶部上，并且通孔结构包括横向侧面；
[0019]第二导电层，位于通孔结构上方，并且第二导电层包括:
[0020]横向边界，连接至通孔结构的横向侧面，使得横向边界的第一部分与通孔结构的横向侧面垂直对齐；和
[0021]保护层，位于第一导电层上方并且在第一导电层附近环绕通孔结构。
[0022]根据本发明的一个实施例，横向边界的第一部分基本与横向侧面接触。
[0023]根据本发明的一个实施例，横向边界的第一部分包括突出部分。
[0024]根据本发明的一个实施例，第二导电层包括与横向边界的第一部分相距预定值的另一区域。
[0025]根据本发明的一个实施例，通孔结构包括的导电材料类似于第二导电层中的材料。
[0026]根据本发明的一个实施例，通孔结构的横向侧面与第一导电层接触。
[0027]根据本发明的一个实施例，保护层包括氮化物材料。
[0028]根据本发明的又一方面，提供了一种制造半导体器件的方法，包括:
[0029]在具有凹部的底部介电层上方形成顶部介电层；
[0030]在顶部介电层上方形成光敏层；以及
[0031]曝光光敏层的第一部分和第二部分，
[0032]其中，第二部分在横向上从第一部分突出，并且第二部分基本与凹部重叠。
[0033]根据本发明的一个实施例，曝光光敏层的第一部分的方法基本与曝光光敏层的第二部分的方法同时进行。
[0034]根据本发明的一个实施例，曝光光敏层的第一部分的方法之后跟随曝光光敏层的第二部分的方法。
[0035]根据本发明的一个实施例，该方法还包括:在凹部中形成导电材料。
[0036]根据本发明的一个实施例，该方法还包括:在凹部上方形成导电层，导电层的厚度大于约2微米。
[0037]根据本发明的一个实施例，该方法还包括:去除顶部介电层位于光敏层的第一部分和第二部分下方的部分。
【附图说明】
[0038]当阅读附图时，根据以下详细的描述来更好地理解本发明的各个方面。注意，根据工业的标准实践，各个部件没有按比例绘制。实际上，为了讨论的清楚，可以任意地增加或减小各个部件的尺寸。
[0039]图1、图3、图5和图22是根据本发明一些实施例的半导体器件的示意性立体图。
[0040]图2A、图2B、图4A、图4B、图6A、图6B、图7A、图7B、图25A和图25B是根据本发明一些实施例的半导体器件的顶视图和截面图。
[0041]图17A、图17B、图19A、图19B、图21A和图21B是根据本发明一些实施例的半导体器件的顶视图。
[0042]图8是根据本发明一些实施例的半导体器件的截面图。
[0043]图9至图11是根据本发明一些实施例的用于制造半导体器件的方法的方法操作。
[0044]图12至图16、图18、图20、图23和图24是根据本发明一些实施例的用于制造器件的方法中的操作的截面图。
【具体实施方式】
[0045]以下公开提供了许多不同的用于实施本发明主题的不同特征的实施例或实例。以下描述部件或配置的具体实例以简化本发明。当然，这些仅仅是实例而不用于限制。例如，在以下的描述中，在第二部件上方或之上形成第一部件可以包括第一部件和第二部件被形成为直接接触的实施例，并且也可以包括可以在第一部件和第二部件之间形成附加部件使得第一部件和第二部件没有直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和/或字母。这些重复是为了简化和清楚，其本身并不表示所讨论的各个实施例和/或配置之间的关系。
[0046]此外，为了易于描述，可以使用空间相对术语(诸如“在…下方”、“之下”、“下部”、“上方”、“上部”等)以描述图中所示一个元件或部件与另一个元件或部件的关系。除图中所示的定向之外，空间相对术语还包括使用或操作中设备的不同定向。装置可以以其他方式定向(旋转90度或处于其他定向)，本文所使用的空间相对描述可因此进行类似的解释。
[0047]光学邻近效应由中间掩模上间距小的部件之间的折射和干扰引起，光刻图像中的线的宽度被其他相邻部件所影响。紧密成组的部件将以不同于隔离线的尺寸来印刷，尽管二者在中间掩模上都具有相同的线宽尺寸。这种效应被称为图形疏密偏差(iso-densebias)。光学邻近效应可导致缩短的线部件、不均匀的临界尺寸或者圆角。为了补偿光学邻近效应，将选择图像大小偏差引入中间掩模图案。选择图像大小偏差是一种光学邻近校正(OPC)。计算机算法被用于在中间掩模图案上生成光学邻近校正。对于OPC增大中间掩模图案的选择图像大小，超厚金属的紧密成组部件趋于更加紧密地印刷并且引发桥接或连接紧密成组的部件的风险。因此，中间掩模图案的选择图像大小之间的隔离充分大以避免桥接。
[0048]隔离不是太大使得超厚金属不足以被蚀刻并由此阻挡下面的蚀刻停止层的完全去除。所述蚀刻停止层的不完全去除会导致顶部的超厚金属和底部的导电层之间的不连接。
[0049]引入中间掩模图案的形状的修改以校正光学效应和桥接效应。中间掩模图案包括主体部分和突出部分，使得紧密成组的部件隔开足够的距离，并且突出部分引起超厚金属的充分蚀刻使得下面的蚀刻停止层被去除来允许顶部的超厚金属与底部的导电层之间的连接。
[0050]图1示出了半导体器件100的示意性立体图。半导体器件100包括底部导电层
10、顶部导电层20和通孔结构11。在一些实施例中，底部导电层10是第一导电层10。顶部导电层20是第二导电层20。
[0051]示出了具有指向三个方向X、Y和Z的箭头的坐标系统。方向X、方向Y和方向Z相互正交。方向Y沿着主体部分201的横向边缘S20基本平行。方向Z沿着通孔结构11的高度Hll基本平行。方向X基本垂直于主体部分201的横向边缘S20。
[0052]通孔结构11由导电材料组成，其类似于顶部导电层20的材料。在一些实施例中，底部导电层10由类似于顶部导电层20或通孔结构11的材料组成。
[0053]在一些实施例中，底部导电层10位于半导体衬底(未示出)上方。顶部导电层20位于底部导电层10上方。通孔结构11位于顶部导电层20和底部导电层10之间。通孔结构11电親合在顶部导电层20和底部导电层10之间。
[0054]通孔结构11位于底部导电层10的顶部上。通孔结构11与底部导电层10接触，使得通孔结构11与底部导电层10电耦合。通孔结构11包括横向侧面S11。通孔结构11位于顶部导电层20下方。顶部导电层20包括主体部分201和突出部分202。在一些实施例中，主体部分201基本上大于突出部分202。主体部分201还是第一部分201。突出部分202还是第二部分202。突出部分202从主体部分201突出。
[0055]通孔结构11位于突出部分202下方。通孔结构11邻近顶部导电层20的横向边缘S20部分地位于顶部导电层20下方。突出部分202包括横向边界S202。横向边界S202从横向边缘S20突出。横向边界202与通孔结构11的横向侧面Sll接触。在一些实施例中，横向边界S202与横向侧面Sll平行。横向边界S202与横向侧面Sll垂直对齐。横向边界S202与横向侧面Sll垂直共面。通孔结构11基本上与突出部分202垂直对齐。主体部分201与突出部分202部分重叠。重叠部分251位于突出部分202和主体部分201之间。通孔结构11的背部114位于顶部导电层20的重叠部分251下方。通孔结构11的前部115位于顶部导电层20的突出部分202下方。在一些实施例中，通孔结构11和顶部导电层20会由于OPE而不具有完美刻面。
[0056]在一些实施例中，第一部分201基本大于第二部分202。通孔结构11的横向侧面Sll与底部导电层10和顶部导电层20接触。突出部分202包括宽度W202。宽度S202也是侧S14的宽度。通孔结构11包括宽度W11。宽度Wll与宽度W202平行地测量。在一些实施例中，宽度S202基本等于宽度Wl I。在一些其他实施例中，宽度W202大于宽度Wl I。
[0057]图2A是在方向Z上看到的半导体器件200的顶视图，图2B示出了与顶视图对齐的半导体器件200的截面图。在方向Y上看到该截面图。方向Y基于与宽度W202平行。
[0058]在图2A和图2B中，横向边界S202与通孔结构11的横向侧面Sll垂直对齐。横向边缘S20是邻近通孔结构11的主体部分201的侧面。
[0059]顶部导电层20由类似于通孔结构11或底部导电层10的材料形成。顶部导电层20是超厚金属。超厚金属包括厚度T20。沿着方向Z测量厚度T20。方向Z基本与横向侧面Sll平行。厚度T20大于约2微米。在一些实施例中，厚度T20在大约2至4微米的范围内。底部导电层10包括厚度T10。在一些实施例中，厚度TlO基本小于厚度T20。厚度T20与厚度TlO之间的比率基本大于I。底部介电层14位于顶部导电层20下方。底部介电层14位于底部导电层10上方。底部介电层14环绕通孔结构11。通孔结构11位于底部介电层14中。通孔结构11包括高度HlI。沿着方向Z测量高度HlI。高度Hll基本等于底部介电层14的厚度。底部介电层14或顶部介电层15包括一种或多种介电材料，诸如未掺杂硅玻璃(USG)、硼磷硅酸盐玻璃(BPSG)、等离子体增强正硅酸乙酯(PE-TEOS)或者任何其他适当的介电材料。
[0060]在一些实施例中，厚度T20基本大于高度HlI。厚度T20与高度Hll之间的比率基本大于I。在一些实施例中，厚度TlO基本小于高度HlI。厚度TlO与高度Hll之前的比率基本小于I。
[0061]顶部介电层15位于底部介电层14的顶部上。顶部介电层15环绕顶部导电层20。顶部导电层20基本与顶部介电层15共面。顶部介电层15包括基本等于厚度T20的厚度。在一些实施例中，顶部介电层15由类似于底部介电层14中的介电材料的介电材料组成。
[0062]突出部分202包括从横向边界S202到通孔结构11的侧面S14测量的长度L202。在一些实施例中，长度L202是沿着方向X测量的最大距离。在一些实施例中，长度L202基本等于通孔结构11的长度LU。沿着方向X测量长度LU。在一些其他实施例中，长度L202大于长度LU。重叠部分251与通孔结构11的背部114接触。背部114包括从横向边缘S20到背部114的侧面S14的长度L41。沿着方向X测量长度L41。长度L41也是重叠部分251的长度。重叠部分251的宽度基本等于突出部分202的宽度W202。沿着方向Y测量宽度W202。宽度W202和长度L202的乘积是突出部分202的顶面S212的面积。宽度W202和长度L41的乘积是重叠部分251的顶面的面积。在一些实施例中，通孔结构11和顶部导电层20会由于OPE而不具有完美刻面。
[0063]图3示出了半导体器件300的示意性立体图。在图3中，在一些实施例中，邻近横向边缘S20设置多个通孔结构11。在一些实施例中，通孔结构11相互不同。通孔结构11或112分别包括不同的宽度Wll或W12。在一些实施例中，位于通孔结构11或112上方的突出部分202或203分别包括不同的宽度W202或W203。突出部分203包括横向边界S203。横向边界S203的总面积不同于横向边界S202的总面积。突出部分203的顶面被设置为不同于突出部分202的顶面。在一些实施例中，通孔结构11和顶部导电层20可能由于OPE而不具有完美刻面。
[0064]图4A是在Z方向上看到的半导体器件405的顶视图，以及图4B是与顶视图对齐的半导体器件405的截面图。在方向Y上看到截面图。
[0065]突出部分203不同于突出部分202。突出部分203包括重叠部分252。重叠部分252覆盖在另一个通孔结构112上方。重叠部分252与重叠部分251没有对齐。突出部分203包括长度L203。长度L203不同于突出部分202的长度L202。突出部分203的顶面的面积是长度L203与宽度W203的乘积。突出部分203的顶面的面积不同于突出部分202的顶面的面积。突出部分202的横向边界S202和突出部分203的横向边界S203没有对齐。横向边界S203与通孔结构112的横向侧面S12垂直对齐。横向侧面S12与通孔结构11的横向侧面Sll没有对齐。通孔结构112和通孔结构11没有对齐。
[0066]突出部分202和突出部分203之间具有距离L21。沿着横向边缘S20测量距离L21。平行于方向Y测量距离L21。在一些实施例中，预先确定距离L21的最小值，使得不同的突出部分202和/或203之间的最小距离被预先确定。在一些实施例中，距离L21是不同的通孔结构11和/或112之间的预定间隔。
[0067]在一些实施例中，突出部分203的厚度基本与突出部分202的厚度相同。突出部分203的厚度基本与主体部分201的厚度T20相同。通孔结构112的高度基本与通孔结构11的高度Hll相同。顶部介电层15环绕突出部分203和突出部分202。在一些实施例中，通孔结构11和顶部导电层20会由于OPE而不具有完美刻面。
[0068]图5示出了半导体器件510的示意性立体图。顶部导电层20包括区域205。区域205基本与顶部导电层20的主体部分201水平平行。主体部分201的底面S22基本与区域205的底面S25共面。区域205垂直于方向Z。区域205也被称为第三部分205。区域205与主体部分201的横向边缘S20隔开预定距离L250。在一些实施例中，通孔结构11和顶部导电层20可能由于OPE而不具有完美刻面。
[0069]图6A是在方向Z上看到的半导体器件600的顶视图，以及图6B是与顶视图对齐的半导体器件600的截面图。在方向Y上看到截面图。
[0070]区域205与主体部分201类似地设置在顶部介电层15中。顶部介电层15位于区域205和主体部分201之间。区域205位于底部介电层14的顶部上。区域205包括横向面S205。区域205的横向面S205与突出部分202的横向边界S202隔开预定长度L251。区域205的横向面S205与主体部分201的横向边缘S20相对。在一些实施例中，在长度L250与L251之间存在一比率。在一些实施例中，横向面S205或横向边缘S20是曲线，使得长度L250在横向面S205的不同位置处可变。沿着平行于方向X的方向测量长度L250或L251。在一些实施例中，长度L250或L251包括最小限制。在长度L250和长度L251的最小限制之间存在比率。最小限制在预定范围内以防止突出部分202与区域205接触。长度L250或长度L251被预定为至少大于最小限制以防止主体部分201和区域205之间的电耦合。在一些实施例中，通孔结构11和顶部导电层20可能由于OPE而不具有完美刻面。
[0071]图7A是在方向Z上看到的半导体器件700的顶视图，以及图7B是与顶视图对齐的半导体器件700的截面图。在方向Y上看到截面图。在图7A和图7B中，在一些实施例中，横向边缘S20是在顶视图中包括圆角的曲线。在一些实施例中，通孔结构11和顶部导电层20可能由于OPE而不具有完美刻面。在一些实施例中，横向边缘S20的曲线相对于顶部导电层20的中心线Cl对称。中心线Cl与方向X平行。中心线Cl穿过主体部分201的中部。主体部分201的长度L201从横向边缘S20的曲率的尖端P21到主体部分201与横向边缘S20相对的一侧。线LI在曲率的尖端P21处与横向边缘S20的曲率相切。方向Y基本平行于线LI。横向边缘S20的弯曲边界与突出部分202的横向边界S202相交。突出部分202或203还包括圆形曲线形状的横向边界S202或S203。横向边界S202包括从横向边界S202的曲率尖端到通孔结构11的侧面S14的长度L202。位于突出部分202下方的通孔结构11还包括圆形曲线的横向侧面S12。横向侧面S12共形地跟随与横向边界S202的曲率类似的曲率而弯曲。突出部分202的顶面S212被横向边界S202包围。
[0072]图8示出了半导体器件800的截面图。在一些实施例中，半导体器件800包括附加层，诸如位于底部导电层10和底部介电层14之间的保护层12。在一些实施例中，保护层12由氮化物材料组成。保护层12位于底部导电层10上方并邻近底部导电层10环绕通孔结构11。通孔结构11穿透保护层12以到达底部导电层10。通孔结构11与底部导电层10接触，使得通孔结构11与底部导电层10电耦合。保护层12包括厚度T12。在一些实施例中，厚度T12基本小于通孔结构11的高度HlI。表面SllO是通孔结构11和底部导电层10之间的界面。厚度T12和表面SllO的面积之间存在预定比率。表面SllO垂直于方向Z，其与底部导电层10的顶面基本共面。
[0073]在一些实施例中，表面SllO的面积基本与突出部分202的顶面的面积相同。表面SI 12是通孔结构11与顶部导电层20的突出部分202之间的界面。表面SI 12垂直于方向Z并且基本与表面SllO或顶面S212平行。表面SI 12包括从横向侧面Sll到侧面S14测量的长度L112。在一些实施例中，表面S112的面积基本等于或大于表面SllO的面积。突出部分202的顶面S212的面积基本与表面S112的面积相同。横向边界S202、横向侧面Sll或侧面S14基本垂直于表面S110、S112或顶面S212。横向边界S202、横向侧面Sll或侧面S14基本平行于方向Z。
[0074]蚀刻停止层17位于底部介电层14的顶部上。阻挡层18位于蚀刻停止层17的顶部上。蚀刻停止层17或阻挡层18环绕通孔结构11。通孔结构11穿过蚀刻停止层17和阻挡层18。表面S112近似与顶部导电层20的底面共面。阻挡层18的顶面与顶部导电层20和顶部介电层15的底面接触。顶部导电层20位于阻挡层18的顶部上或蚀刻停止层17上方。高度Hll从阻挡层18的表面S112到底部导电层10的表面S110。通孔结构11的高度Hll与底部介电层14的高度H14之间存在一比率。
[0075]在一些实施例中，再分布层7或层间介电(ILD)层71位于底部导电层10下方。再分布层7位于ILD层71上方。再分布层7包括通孔43、互连件41和介电层46。ILD层71包括介电层45、接触件42和栅极结构223。
[0076]在ILD层71中，晶体管2与半导体衬底I的顶侧S2处的源极或漏极区域292或293连接。晶体管2包括位于顶侧S2上方的栅极结构223和栅极间隔件25。互连件41通过接触件42与晶体管2连接。在一些实施例中，晶体管2用于将数据从对应的源极或漏极区域292或293传送到外部电路。在一些实施例中，还可以在半导体衬底I中包括具有各种功能的附加晶体管。
[0077]ILD层71位于顶侧S2上。ILD层71位于半导体衬底I的上方。接触件42埋入介电层45中。接触件42与晶体管2的栅极结构223、源极或漏极区域292或293连接。
[0078]接触件42连接至再分布层中的互连件41。再分布层7位于ILD层71中的介电层45和接触件42上方。再分布层7包括交替的一些互连件41和一些介电层46。互连件41耦合至一些其他器件(未示出)。互连件41通过通孔43耦合至其他层中的另一互连件41。在一些实施例中，通孔43由与通孔结构11或接触件42的材料类似的材料组成。在一些实施例中，介电层45或46由与底部介电层44或顶部介电层15的材料类似的材料组成。
[0079]ILD层71包括由诸如硼磷硅酸盐玻璃(BPSG)、等离子体增强正硅酸乙酯(PE-TEOS)或者任何其他适当的介电材料的材料制成的介电层45。在一些实施例中，接触件42、互连件41、通孔43、通孔结构11、顶部导电层20或区域205由导电材料制成，诸如铝、铜、氮化钛、钨、钛、钽、氮化钽、硅化镍、硅化钴、TaC, TaSiN, TaCN, TiAl, TiAIN、其他适当材料和/或它们的组合。
[0080]在图9中，示出了制造方法400。图9示出了用于形成图8中的半导体器件900的操作流程。操作410在具有凹部21的底部介电层14上方形成顶部介电层15。在图15中示出了用于操作410的一些示例性实施例。操作420在第二介电层15上方形成光敏层38。在图16中示出了用于操作420的一些示例性实施例。操作430露出光敏层38的第一曝光部分314和第二曝光部分302。在图16至图21A、21B中示出了用于操作430的一些示例性实施例。操作440去除顶部介电层15位于光敏层38的第一曝光部分314和第二曝光部分302下方的部分501。在图22和图23中示出了用于操作440的一些示例性实施例。操作450在凹部21内形成导电材料。在图24和图25A、25B中示出了用于操作460的一些示例性实施例。操作460在凹部21上方形成导电层20。在图24和图25A、25B中示出了用于操作460的一些示例性实施例。
[0081]在图10中，示出了制造方法401。制造方法401类似于制造方法400，除了图9中的操作430被操作431所替代。操作431顺序曝光光敏层38的第一曝光部分314和第二曝光部分302。在图16至图19A、19B中示出了用于操作431的一些示例性实施例。
[0082]在图11中，示出了制造方法402。制造方法402类似于制造方法400，除了图9中的操作430被操作432所替代。操作432同时曝光光敏层38的第一曝光部分314和第二曝光部分302。在图20图21A、21B中示出了用于操作432的一些示例性实施例。
[0083]图12示出了通过任何适当的沉积方法在再分布层7上形成底部导电层10。保护层12形成在第一导电层10的顶部上。在一些实施例中，保护层12用作蚀刻停止层12。底部介电层14通过任何适当的沉积或外延生长方法形成在保护层12的顶部上。
[0084]在图13中，蚀刻停止层171毯式形成在底部介电层14的顶部上。随后，阻挡层181形成在蚀刻停止层171上方。掩模层31形成在阻挡层181的顶部上。在一些实施例中，掩模层31是光刻胶。掩模层31通过光刻操作中的任何适当方法来图案化。图案包括光刻胶31中的开口 310。开口 310露出表面S112。开口 310包括长度L112。光刻操作可以是包括以下操作的光刻操作:形成光刻胶31、将光刻胶31暴光给图案、执行曝光后烘烤操作以及显影光刻胶31以形成包括光刻胶31的掩模元件。
[0085]在图14中，形成凹部21。凹部21穿过阻挡层17和蚀刻停止层17并到达蚀刻停止层12，使得蚀刻停止层12被露出。通过任何适当的操作(诸如蚀刻操作35)来形成凹部
21。通过适当的蚀刻操作转印光刻胶31上的图案以形成凹部21，其具有基本等于高度HlI减去厚度T12的特定深度。一些适当的蚀刻操作35包括干蚀刻、湿蚀刻和/或其他蚀刻方法(例如，反应离子蚀刻)。在一些实施例中，蚀刻操作35是纯化学(等离子体蚀刻)、纯物理(离子碾磨)和/或它们的组合。
[0086]在一些实施例中，蚀刻操作35包括多个蚀刻操作，诸如选择性蚀刻。选择性蚀刻可以使用含氟气体、HBr和/或Cl作为蚀刻气体。在一些实施例中，可以调整蚀刻操作35中使用的偏压以允许更好地控制各向异性的蚀刻方向来形成凹部21。在一些实施例中，选择性蚀刻包括阻挡层18的蚀刻速率快于蚀刻停止层17的蚀刻速率。在一些实施例中，选择性蚀刻包括介电层14的蚀刻速率快于蚀刻停止层12的蚀刻速率。不同的蚀刻剂可用于蚀刻不同的材料组合。在一些实施例中，凹部21被形成为包括宽度W21。在一些实施例中，宽度W21近似为0.3 μπι。在蚀刻部分阻挡层18和部分蚀刻停止层17之后，去除掩模层31。
[0087]在一些实施例中，凹部21具有高纵横比，这意味着顶部的小开口以及长凹部深度。在一些实施例中，蚀刻操作35是在蚀刻室中实施的干蚀刻操作。干蚀刻操作可以实施含氧气体、含氟气体(例如，CF4、SF6、CH2F2XHF3和/或C 2F6)、含氯气体(例如，C12、CHC13、CC14和/或BC13)、含溴气体(例如，HBr, He和/或CHBR3)、含碘气体、其他适当的气体和/或等离子体、和/或它们的组合。此外，干蚀刻操作可以执行适当的持续时间。一些操作参数(诸如蚀刻持续时间和/或蚀刻速率)可以调整以控制凹部21的深度。在一些实施例中，凹部21的深度大约为0.72 μm0
[0088]在图15中，顶部介电层15通过任何适当的方法(诸如外延生长或沉积)形成在底部介电层14上方。顶部介电层15形成在阻挡层18的顶部上。通过诸如旋涂USG的任何适当方法来形成顶部介电层15。在一些实施例中，顶部介电层15形成在包括凹部21的底部介电层14上方，使得凹部21在顶部介电层15中仍然不具有介电材料。保护层191通过任何适当的沉积方法形成在顶部介电层15上方。
[0089]在图16中，光敏层38形成在顶部介电层15上方。光敏层38通过任何适当的方法(诸如旋涂)形成在保护层191的顶部上。在一些实施例中，光敏层38是光刻胶。在一些实施例中，光刻胶是正性或负性光刻胶。
[0090]在光刻操作期间，中间掩模39在光敏层38上方对齐。在一些实施例中，中间掩模39是光敏层38上方的掩模39。中间掩模39是透明板，其包括将被转印到半导体器件800上的光敏层38的图案图像。中间掩模39包括透明部分321或透明部分325来允许诸如紫外光的光线37在曝光操作中穿过透明部分321或325并到达光敏层38。中间掩模39在图案图像中包括阻挡光线37的不透明部分32。透明部分321在光敏层38上方对齐，使得光敏层38的曝光部分314被暴露给光线37。透明部分325在光敏层38上方对齐，使得光敏层38的曝光部分315被暴露给光线37。中间掩模39被对齐，使得透明部分321覆盖在通孔结构11上方。光敏层38在曝光操作中经受光线37。在一些实施例中，光敏层38是在电子束曝光操作中经受光束37的光刻胶38。
[0091]光学邻近效应通过中间掩模39上间距小的部件之间的光衍射和干扰引起。例如，透明部分321和透明部分325相距长度L32。紧密成组的部件(诸如透明部分321和透明部分325)影响将被印刷到光敏层38上的曝光部分314和曝光部分315的实际形状。光学邻近效应可导致缩短的线部件。例如，曝光部分314从透明部分321缩短长度L43，以及曝光部分315从透明部分325缩短长度L45。表面S43位于曝光部分314和覆盖部分313之间。长度L31从表面S43到曝光部分315的表面S315。这个特定实例被称为图形疏密偏差。在一些实施例中，诸如选择图像大小偏差(修改)的光学邻近校正(OPC)被引入中间掩模39的图案来补偿光学邻近效应。计算机算法被用于在中间掩模39上生成光学邻近校正，使得长度L32被设计为短于覆盖部分313的长度L31。但是，预先确定长度L32的最小距离以避免形成与曝光部分315接触的曝光部分314。
[0092]在图16中，在一些实施例中，曝光部分314被缩短，使得表面S43位于通孔开口 21上方并且光敏层38的覆盖部分313覆盖部分表面S21和横向侧面SI I。
[0093]图17A的顶视图的中间掩模39与图17B中的光敏层38对齐。曝光部分314被缩短，使得中间掩模39的长度L32短于光敏层38的长度L31。凹部21还是虚线示出的通孔开口 21，因为通孔开口 21位于曝光部分314下方。通孔开口 21部分地位于曝光部分314下方，使得表面S43横过通孔开口 21。在一些实施例中，光学邻近效应包括圆角，使得表面S43是圆形曲线。线LI与圆形曲线的顶端P21相切。长度L31从表面S43的曲线顶端到曝光部分315。在一些实施例中，中间掩模39的透明部分321与通孔开口 21的横向侧面Sll对齐。在一些实施例中，透明部分321延伸到横向侧面Sll外。曝光部分314从透明部分321缩短长度L43。
[0094]在图18中，另一中间掩模391在光敏层38上方对齐以曝光部分302。中间掩模391包括透明部分322，其允许诸如紫外光的光线37穿过透明部分322并到达光敏层38。中间掩模391在另一图案图像中包括不透明部分327以阻挡光线37。不透明部分327在光敏层38上方对齐，使得通过光敏层38的不透明部分327阻挡光线到达光敏层38的曝光部分314、覆盖部分313和曝光部分315。中间掩模391被对齐使得透明部分322覆盖在通孔开口 21上方。中间掩模391被对齐使得光敏层38的曝光部分302被暴露给光线37。
[0095]在一些实施例中，曝光部分302被对齐以覆盖通孔开口 21的表面S21。线L3平行于曝光部分302和曝光部分314之间的界面。线L3与通孔开口 21的侧面S14对齐。曝光部分302包括表面S44。线LI被画为与表面S44垂直对齐。线LI或线L3与方向Z平行。表面S44是曝光部分302和覆盖部分313之间的界面S44。线LI横过通孔开口 21。表面S44与横向侧面Sll对齐或者在顶部介电层15上方延伸。曝光部分302覆盖直至通孔开口21的横向侧面S11。在一些实施例中，曝光部分302完全覆盖通孔开口 21。曝光部分302基本与通孔开口 21的凹部重叠。
[0096]在图19A和图19B中，在一些实施例中，曝光部分314是第一曝光部分314且曝光部分302是第二曝光部分302。第二曝光部分302横向从第一曝光部分314突出。横向垂直于方向z。
[0097]图19的顶视图的中间掩模391与图19B的顶视图的光敏层38对齐。在中间掩模391中，不透明部分327环绕透明部分322。长度L322位于透明部分322之间。长度L311位于曝光部分302之间。在一些实施例中，长度L322基本等于长度L311。在一些其他实施例中，长度L322长于长度L311。在一些实施例中，透明部分322的顶面面积大于或等于曝光部分302的顶面面积。在一些实施例中，表面S44包括圆形曲线。曝光部分302包括圆形曲线。在一些实施例中，光敏层38的曝光部分302与光敏层38的曝光部分314部分重叠。重叠区域341与通孔开口 21的侧面S14对齐。
[0098]在一些实施例中，在图10中，操作431如图16至图19A、19B所示顺序地曝光光敏层31的第一曝光部分314和第二曝光部分302。在一些实施例中，在露出曝光部分314之后露出曝光部分302。例如，在图18中的中间掩模391被放置在光敏层38上方之前，图16中的中间掩模39放置在光敏层38上方。在一些其他实施例中，在露出曝光部分302之后顺序露出曝光部分314。例如，在图16中的中间掩模39被放置在光敏层38上方之前，图18中的中间掩模391被放置在光敏层38上方。
[0099]图20示出了光刻操作的另一种方法。图20是从图15中的半导体器件800连续的半导体器件900的另一示例性实施例。在图20中，示出图10中的操作432。在图20中，光敏层38的曝光部分314和曝光部分302被同时暴露给光线37。
[0100]在图20中，光敏层38形成在顶部介电层15上方。在一些实施例中，光刻胶是正性或负性光刻胶。
[0101]中间掩模394在光刻操作期间被设置在光敏层38上方。在一些实施例中，中间掩模394是掩模394。中间掩模394包括透明部分323和透明部分325以允许光线37穿过透明部分323和透明部分325到达光敏层38。透明部分323在光敏层38上方对齐，使得光敏层38的曝光部分314和曝光部分302被暴露给光线37。透明部分325在光敏层38上方对齐，使得光敏层38的曝光部分315被暴露给光线37。线L3是不透明部分393和透明部分323之间的界面。线L3在底部介电层14上方。不透明部分393在底部介电层14上方。中间掩模394被对齐，使得透明部分323覆盖通孔开口 21。在一些实施例中，透明部分323延伸到曝光部分302外预定长度L39。在一些实施例中，图20和图18中的曝光部分314的大小和放置类似。在一些实施例中，图20和图18中的曝光部分302的大小和放置类似。
[0102]在一些实施例中，诸如选择图像大小偏差(修改)的光学邻近校正(OPC)被引入中间掩模394的图案来补偿光学邻近效应。不透明部分393的长度L329从线L3到透明部分325。预先确定长度L329的最小距离以避免形成与曝光部分315接触的曝光部分302。透明部分323和透明部分325相距长度L329。在一些实施例中，长度L329基本等于或小于图18中的长度L33。光学邻近效应包括缩短线。例如，光敏层38的曝光部分302从中间掩模394的透明部分323缩短长度L39。在方向X上从表面S44到线L3横向地测量长度L39。透明部分323和曝光部分314在通孔开口 21的横向侧面Sll附近不对准。曝光部分315从透明部分325缩短。界面S44位于曝光部分302和覆盖部分313之间。在图20中，界面S44如图18所示类似定位。界面S44以长度L39延伸到横向侧面Sll外。在一些其他实施例中，界面S44与横向侧面Sll对齐。
[0103]图21A的顶视图的中间掩模394与图21B的顶视图的光敏层38对齐。在中间掩模394中，不透明部分32环绕透明部分323和透明部分325。透明部分323包括一些突出部分。突出部分与透明部分325相距长度L329。透明部分323包括横向边缘S323。横向边缘S323与突出部分相交。突出部分与线L3对齐。中间掩模394的横向边缘S323与透明部分325相距长度L350。在一些实施例中，图21A和图2IB中的光敏层38的曝光部分302、曝光部分314、曝光部分315或覆盖部分313类似于图19A和图19B中的光敏层38的曝光部分302、曝光部分314、曝光部分315或覆盖部分313。中间掩模394的透明部分323基本与图19A和图19B中的中间掩模391的透明部分322与图17A和图17B中的中间掩模39的透明部分321的组合相同。
[0104]图22是光刻操作的立体图。中间掩模394包括透明部分323和325。透明部分323在区域500上方。区域500是底部导电层10上方的部分501、502和505的组合。透明部分323包括从示图的顶点看与区域500的轮廓共形的形状。区域500是将通过适当蚀刻操作去除的半导体器件800。区域500还被导电材料填充以形成图3中的顶部导电层20。
[0105]在图16、图18和图20中，在一些实施例中，光敏层38是光刻胶38。对于正性光刻胶38来说，光敏层38的曝光部分314、302或315被暴露给光线37并变得可溶于光刻胶显影剂。诸如光敏层38的覆盖部分313的部分没有曝光并且保持不可溶于光刻胶显影剂。对于负性光刻胶38来说，光敏层38的覆盖部分313切换为暴露给光线37并变得不溶于光刻胶显影剂。诸如光敏层38的曝光部分314、302或315的部分切换为变得不被曝光以保持可溶于光刻胶显影剂。
[0106]在曝光操作中，通过图16、图18或图20中的中间掩模39、391或394曝光光敏层38。通过显影溶液去除光敏层38的可溶部分。通过烘烤固化诸如覆盖部分313的不可溶部分以形成图案图像。不可溶部分被硬化并保留在顶部介电层15上方的保护层191的顶部上。
[0107]在图23中，在光刻胶层38上方执行蚀刻操作35。蚀刻操作35将覆盖部分313的图案图像转印到下面的层(诸如保护层191或顶部介电层15)。在一些实施例中，执行蚀刻操作35以形成凹部22和凹部23。蚀刻操作35去除顶部介电层15的一些部分，类似于图22中的部分501，502或503。
[0108]当去除顶部介电层15的部分时，蚀刻操作35改为蚀刻蚀刻停止层12。端点检测的形式包括测量蚀刻操作35的不同参数，诸如蚀刻速率的改变或者等离子体颜色的改变。在一些实施例中，可以通过使用光学系统来观察到从蚀刻顶部介电层15的部分到蚀刻蚀刻停止层12的部分的等离子体颜色的变化，以表示端点的检测。
[0109]在一些其他实施例中，端点检测的形式为:通过监控蚀刻操作35中源于顶部介电层15的副产品的等级来确定何时完成反应操作。通过副产品的等级的剧烈下降来表示去除顶部介电层15的完成。
[0110]在一些实施例中，执行蚀刻操作35以去除通孔开口 21附近的蚀刻停止层12的部分，使得露出通孔开口 21的底部处的蚀刻停止层12。
[0111]在一些实施例中，蚀刻操作35是选择性蚀刻。选择性蚀刻可以使用含氟气体、HBr和/或C12作为蚀刻气体。在一些实施例中，蚀刻操作35中使用的偏压可以被调整以允许更好地控制用于形成凹部22、凹部23或通孔开口 21的各向异性的蚀刻方向。在一些实施例中，选择性蚀刻包括顶部介电层15的蚀刻速率快于阻挡层18的蚀刻速率。在一些实施例中，选择性蚀刻包括蚀刻停止层12的蚀刻速率快于底部导电层10的蚀刻速率。不同的蚀刻剂可用于蚀刻不同的材料组成。在蚀刻部分蚀刻停止层12、部分顶部介电层15或保护层191之后，去除光敏层38的覆盖部分313。
[0112]通过任何适当的方法(诸如沉积操作或外延生长)，在通孔开口 21、凹部22或凹部23中填充任何适当的导电材料。
[0113]在图24中，通过任何适当的沉积操作形成通孔结构11、顶部导电层20和区域205，诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD (HDPCVD)、金属有机CVD (MOCVD)、远程等离子体CVD (RPCVD)、等离子体增强CVD(PECVD)、低压化学气相沉积(LPCVD)操作、热氧化、UV-臭氧氧化、外延生长方法(例如，选择性外延生长)、溅射、镀、旋涂、其他适当的方法和/或它们的组合。通孔结构11形成在底部导电层10的顶部上，使得顶部导电层20通过通孔结构11与底部导电层10电耦合。
[0114]图25A的顶视图的光敏层38与图25B的顶视图的导电层20和区域205对齐。线L3与曝光部分302的顶端和通孔结构11的横向侧面Sll对齐。线LI与曝光部分314的顶端P21和通孔结构11的背部114对齐。线L2与背部114的侧面S14和重叠区域341对齐。
[0115]本发明的一些实施例提供了一种半导体器件。该半导体器件包括第一导电层和位于第一导电层上方的第二导电层。第二导电层包括第一部分和从第一部分突出的第二部分。通孔结构位于第二导电层下方和第一导电层的顶部上。通孔结构基本与第二部分垂直对齐。
[0116]本发明的一些实施例提供了一种半导体器件。半导体器件包括第一导电层和位于第一导电层的顶部上的通孔结构。通孔结构包括横向侧面和位于通孔结构上方的第二导电层。第二导电层包括与通孔结构的横向侧面连接的横向边界，使得横向边界的第一部分与通孔结构的横向侧面垂直对齐。保护层位于第一导电层上方并且邻近第一导电层环绕通孔结构。
[0117]本发明的一些实施例提供了一种制造半导体器件的方法。该方法包括:在具有凹部的底部介电层上方形成顶部介电层；在顶部介电层上方形成光敏层；以及曝光光敏层的第一部分和第二部分。第二部分在横向上从第一部分突出，并且第二部分基本与凹部重叠。
[0118]上面论述了多个实施例的特征使得本领域技术人员能够更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以容易地以本公开为基础设计或修改用于执行与本文所述实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域技术人员还应该意识到，这些等效结构不背离本发明的精神和范围，并且可以在不背离本发明的精神和范围的情况下做出各种变化、替换和改变。
【主权项】
1.一种半导体器件，包括: 第一导电层； 第二导电层，位于所述第一导电层上方，并且所述第二导电层包括: 第一部分；和 第二部分，从所述第一部分突出；以及 通孔结构，位于所述第二导电层下方和所述第一导电层的顶部上，并且所述通孔结构基本上与所述第二部分垂直对齐。2.根据权利要求1所述的半导体器件，其中，所述第一部分部分地与所述第二部分重置。3.根据权利要求1所述的半导体器件，其中，所述第二导电层的第一部分包括与所述第二部分相交的弯曲边界。4.根据权利要求1所述的半导体器件，其中，所述第二导电层是超厚金属层。5.根据权利要求1所述的半导体器件，其中，所述第二导电层包括第三部分，并且所述第三部分与所述第一部分相距预定值。6.根据权利要求1所述的半导体器件，其中，所述通孔结构的材料基本与所述第二导电层的材料相同。7.根据权利要求1所述的半导体器件，其中，所述通孔结构与所述第一导电层接触。8.一种半导体器件，包括: 第一导电层; 通孔结构，位于所述第一导电层的顶部上，并且所述通孔结构包括横向侧面； 第二导电层，位于所述通孔结构上方，并且所述第二导电层包括: 横向边界，连接至所述通孔结构的所述横向侧面，使得所述横向边界的第一部分与所述通孔结构的所述横向侧面垂直对齐；和 保护层，位于所述第一导电层上方并且在所述第一导电层附近环绕所述通孔结构。9.根据权利要求8所述的半导体器件，其中，所述横向边界的第一部分基本与所述横向侧面接触。10.一种制造半导体器件的方法，包括: 在具有凹部的底部介电层上方形成顶部介电层； 在所述顶部介电层上方形成光敏层；以及 曝光所述光敏层的第一部分和第二部分， 其中，所述第二部分在横向上从所述第一部分突出，并且所述第二部分基本与所述凹部重叠。
【文档编号】H01L23/48GK105990286SQ201510477556
【公开日】2016年10月5日
【申请日】2015年8月6日
【发明人】刘键炫
【申请人】台湾积体电路制造股份有限公司