半导体结构及其制造方法
【专利摘要】本发明公开了一种半导体结构及其制造方法。这种半导体结构包括一基板、多个叠层、一势垒层-捕捉层-隧穿层结构、多个通道层、一第一绝缘材料及一介电层。叠层形成于基板上。这些叠层分别包括一组交替叠层的导电条及绝缘条、及形成于其上的一第一串行选择线。势垒层-捕捉层-隧穿层结构及通道层与叠层共形。第一绝缘材料形成于叠层之间并覆盖通道层的一部分。介电层形成于通道层未被第一绝缘材料覆盖的一部分上。这种半导体结构更包括多个第二串行选择线，形成于叠层之间、第一绝缘材料上，其中第二串行选择线与通道层由介电层分离。
【专利说明】
半导体结构及其制造方法
技术领域
[0001]本发明是关于一种半导体结构及其制造方法。本发明特别是关于一种包括二组串行选择线的半导体结构及其制造方法。【背景技术】
[0002]为了减少体积、降低重量、增加功率密度及改善可携带性等理由，研究者与工程师们尽其努力地增加半导体装置的密度。其中一种方法是使用3D结构取代传统的2D结构。 另一种方法是减少装置中的每一个元件的尺寸。这二种方法都有其技术瓶颈需要突破。
【发明内容】
[0003]本发明是关于一种半导体结构及其制造方法，藉此可达成实体上的二位结构。
[0004]根据一实施例，提供一种半导体结构。这种半导体结构包括一基板、多个叠层、 一势垒层 _ 捕捉层-隧穿层结构(blocking layer-trapping layer-tunneling layer structure)、多个通道层(channel layer)、一第一绝缘材料及一介电层。叠层形成于基板上。这些叠层分别包括一组交替叠层的导电条及绝缘条以及一第一串行选择线，第一串行选择线形成于该组交替叠层的导电条及绝缘条上。势垒层-捕捉层-隧穿层结构形成于叠层上。势垒层-捕捉层-隧穿层结构与叠层共形(conformal)。通道层形成于势垒层-捕捉层-隧穿层结构上。通道层与叠层共形。第一绝缘材料形成于叠层之间。第一绝缘材料覆盖通道层的一部分。介电层形成于通道层未被第一绝缘材料覆盖的一部分上。这种半导体结构更包括多个第二串行选择线。第二串行选择线形成于叠层之间、第一绝缘材料上。第二串行选择线与通道层由介电层分离。
[0005]根据一实施例，提供一种半导体结构的制造方法。这种制造方法包括下列步骤。提供一基板。形成多个叠层于基板上。这些叠层分别包括一组交替叠层的导电条及绝缘条以及一第一串行选择线，第一串行选择线形成于该组交替叠层的导电条及绝缘条上。形成一势垒层_捕捉层_隧穿层结构于叠层上。势垒层-捕捉层-隧穿层结构与叠层共形。形成多个通道层于势垒层_捕捉层_隧穿层结构上。通道层与叠层共形。形成一第一绝缘材料于叠层之间。第一绝缘材料覆盖通道层的一部分。形成一介电层于通道层未被第一绝缘材料覆盖的一部分上。形成多个第二串行选择线于叠层之间、第一绝缘材料上。第二串行选择线与通道层由介电层分离。
[0006]为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下:【附图说明】
[0007]图1及图2绘示根据一实施例的半导体结构。
[0008]图3?图15C绘示根据一实施例的半导体结构的制造方法的步骤。
[0009]图16及图17绘示根据另一实施例的半导体结构。
[0010]图18A?图18B及图19A?图19C绘示根据另一实施例的半导体结构的制造方法的步骤。
[0011]【符号说明】
[0012]102、202:基板
[0013]104:埋层
[0014]106、206:组
[0015]108、208:导电条
[0016]110、210:绝缘条
[0017]112、212、1120:第一绝缘层
[0018]114、114-1、114-2、214、214-1、214-2:第一串行选择线
[0019]116、216、1160:第二绝缘层
[0020]118、218、1180:第三绝缘层
[0021]120、220:势垒层-捕捉层-隧穿层结构
[0022]122、222:通道层
[0023]124、224、1240、1241:第一绝缘材料
[0024]126、226、1260:第二绝缘材料
[0025]128、228:介电层
[0026]130、130-1、130-2、130-3、230、230-1、230-2、230-3:第二串行选择线
[0027]132、232:层间介电质
[0028]134、234:位线
[0029]136、236:源极线
[0030]138:穿孔
[0031]140:穿孔
[0032]142、242:绝缘栓塞
[0033]1080:导电层
[0034]1110:绝缘层
[0035]1140:第一串行选择线层
[0036]hl、h2:孔洞【具体实施方式】
[0037]请参照图1及图2,其绘示根据一实施例的半导体结构。为了叙述上的方便，是将半导体结构绘示成3D垂直通道NAND存储结构，但不受限于此。半导体结构包括一基板102、 多个叠层(106?118)、一势垒层-捕捉层-隧穿层结构120、多个通道层122、一第一绝缘材料124及一介电层128。
[0038]叠层形成于基板102上。这些叠层分别包括一组106交替叠层的导电条108及绝缘条110以及一第一串行选择线114,第一串行选择线114形成于该组106交替叠层的导电条108及绝缘条110上。导电条108可由多晶硅形成，而绝缘条110可由氧化物形成。这些叠层可分别更包括一第一绝缘层112、一第二绝缘层116及一第三绝缘层118。第一绝缘层 112形成于第一串行选择线114与该组106交替叠层的导电条108及绝缘条110之间。第二绝缘层116形成于第一串行选择线114上。第三绝缘层118形成于第二绝缘层116上。 第一绝缘层112可由氧化物形成，第二绝缘层116可由氧化物形成，而第三绝缘层118可由氮化物(例如SiN)形成。
[0039]势垒层_捕捉层-隧穿层结构120形成于叠层上。势垒层-捕捉层-隧穿层结构 120与叠层共形。在势垒层-捕捉层-隧穿层结构120中，势垒层最靠近叠层，而隧穿层离叠层最远。势垒层-捕捉层-隧穿层结构120可为氧化物-氮化物-氧化物(0N0)结构、 氧化物-氮化物-氧化物-氮化物-氧化物(0N0N0)结构或氧化物-氮化物-氧化物-氮化物-氧化物-氮化物-氧化物(0N0N0N0)结构等等。
[0040]通道层122形成于势垒层-捕捉层-隧穿层结构120上。通道层122与叠层共形。 在此一实施例中，不同叠层上的通道层122是彼此连接。通道层122可由多晶硅形成。
[0041]第一绝缘材料124形成于叠层之间。第一绝缘材料124覆盖通道层122的一部分。 第一绝缘材料124中可具有多个孔洞hi。孔洞hi (也称为空气间隙(air gap))在叠层的高度方向上延伸。孔洞hi的存在有利于降低二相邻通道层122的耦接机率。
[0042]介电层128形成于通道层122未被第一绝缘材料124覆盖的一部分上。更具体地说，介电层128可与叠层及形成于叠层之间的第一绝缘材料124共形。
[0043]半导体结构更包括多个第二串行选择线130。第二串行选择线130形成于叠层之间、第一绝缘材料124上。第二串行选择线130与通道层122由介电层128分离。介电层 128是作为第二串行选择线130的栅极氧化物。第一串行选择线114及第二串行选择线130 可在相反的方向上连接至从结构上方通过的金属线，以利于微小结构的工艺容易度。
[0044]半导体结构可更包括一第二绝缘材料126,如图15A?图15C所示，第二绝缘材料 126形成于叠层之间。第一绝缘材料124与第二绝缘材料126是在叠层的延伸方向上彼此相邻。第二绝缘材料126中可具有多个孔洞h2。
[0045]半导体结构可更包括一埋层104,形成于基板102上，且叠层是形成于埋层104上。 半导体结构可更包括一层间介电质132,形成于叠层及第二串行选择线130之上。在此一实施例中，叠层中的二个相邻叠层的其中一者连接至一位线134,另一者连接至一源极线 136。
[0046]在此一实施例中，第一串行选择线114与第二串行选择线130是共同控制通过通道层122的电流，如图2所示。在图2中，第一串行选择线114-1U14-2及第二串行选择线 130-2是导通的(turned on),而第二串行选择线130-1、130-3则是阻断的(turned off)。 只有当彼此接近的第一串行选择线114-1/114-2及第二串行选择线130-2二者皆导通时， 电流才可通过由这二条串行选择线控制的通道层122。在此一实施例中，电流通路为U形。 电流可从位于一叠层上的位线134,通过该叠层上的通道层122、位于叠层之间的通道层 122的连接部分、及相邻叠层上的通道层122,到达位于该相邻叠层上的源极线136。
[0047]图3?图15C绘示如图1?图2所示的半导体结构的制造方法的步骤。以「B」及 「C」所指示的图分别是取自由「A」所指示的图中的1-1’线及2-2’线的剖面图。
[0048]请参照图3,提供一基板102。选择性地形成一埋层104于基板102上(亦即，可形成或不形成此一层)。接着，依序形成一组1060交替叠层的导电层1080及绝缘层1100、一第一绝缘层1120、一第一串行选择线层1140及一第二绝缘层1160于埋层104上。导电层 1080可由P+型多晶硅或N+型多晶硅形成，较佳地由P+型多晶硅形成。绝缘层1100可由氧化物形成。第一绝缘层112可由氧化物形成。第一串行选择线层1140可由多晶硅形成。 第二绝缘层116可由氧化物形成。选择性地形成一第三绝缘层1180于第二绝缘层1160上。 第三绝缘层1180可由氮化物形成，例如SiN。SiN层是张力层，而下方的氧化物层/多晶硅层是压缩力层。因此，SiN层可补偿膜应力，并避免线的倒塌或弯曲。
[0049]请参照图4A?图4B，图案化该组1060交替叠层的导电层1080及绝缘层1100、第一绝缘层1120、第一串行选择线层1140、第二绝缘层1160及第三绝缘层1180,以形成多个叠层于基板102上。这些叠层分别包括一组106交替叠层的导电条108及绝缘条110、形成于该组106交替叠层的导电条108及绝缘条110上的一第一绝缘层112、形成于第一绝缘层112上的一第一串行选择线114、形成于第一串行选择线114上的一第二绝缘层116、及形成于第二绝缘层116上的一第三绝缘层118。
[0050]请参照图5A?图5B,形成一势垒层-捕捉层-隧穿层结构120于叠层上。势垒层-捕捉层-隧穿层结构120与叠层共形。势垒层最靠近叠层，而隧穿层离叠层最远。势垒层-捕捉层-隧穿层结构120可为氧化物-氮化物-氧化物(0N0)结构、氧化物-氮化物-氧化物-氮化物-氧化物(0N0N0)结构或氧化物-氮化物-氧化物-氮化物-氧化物-氮化物-氧化物(0N0N0N0)结构。其他用作势垒层-捕捉层-隧穿层结构的膜也可适用于此应用。
[0051]请参照图6A?图6B，形成多个通道层122于势垒层-捕捉层-隧穿层结构120 上。通道层122与叠层共形。通道层122与第一串行选择线114由势垒层-捕捉层-隧穿层结构120分离。在此一实施例中，通道层122是彼此连接。通道层122可由未掺杂或原始(intrinsic)的多晶娃形成。
[0052]请参照图7A?图7B，形成一第一绝缘材料1240。第一绝缘材料1240被填入叠层之间的沟槽。第一绝缘材料1240可为氧化物。第一绝缘材料1240中可具有多个孔洞hi。 这可通过使用非共形性氧化物来达成。孔洞hi在叠层的高度方向上延伸，但孔洞hi的高度不超过第二绝缘层116。孔洞hi的存在有利于降低二相邻通道层122的耦接机率。
[0053]请参照图8A?图8C，形成多个穿孔138于第一绝缘材料1240中。椭圆形的穿孔 138沿着垂直于叠层的延伸方向的方向排列。穿孔138被第一绝缘材料1241环绕，并贯穿第一绝缘材料1241。当穿孔138形成时，系一并移除一部分的通道层122。因此，通道层122 并未留存在穿孔138中。此外，也可能移除一部分的势垒层-捕捉层-隧穿层结构120。
[0054]请参照图9A?图9C，形成一第二绝缘材料1260。第二绝缘材料1260填入至穿孔138中。如此一来，第二绝缘材料1260形成为沿着垂直于叠层的延伸方向的方向排列的一系列椭圆岛屿。第二绝缘材料1260可为氧化物。第二绝缘材料1260中可具有多个孔洞h2。这可通过使用非共形性氧化物来达成。类似于孔洞hl，孔洞h2在叠层的高度方向上延伸，但孔洞h2的高度不超过第二绝缘层116。如果有需要的话，可进行化学机械研磨 (Chemical-Mechanical Polishing, CMP)工艺。
[0055]请参照图10A?图10C，进行一回蚀(etching-back)工艺。此一回蚀工艺对多晶硅具有高选择性，并且会在多晶硅处停止。通过这个步骤，第一绝缘材料124只剩下位于叠层之间的部分，第二绝缘材料126也只剩下位于叠层之间的部分。第一绝缘材料124覆盖通道层122的一部分。第一绝缘材料124与第二绝缘材料126是在叠层的延伸方向上彼此相邻。孔洞h1、h2并未被回蚀工艺暴露出来。在一实施例中，可使用稀释氢氟酸来移除侧壁氧化物。
[0056]请参照图11A?图11C，形成一介电层128于通道层122未被第一绝缘材料124覆盖的一部分上。介电层128可由氧化物形成。介电层128可通过氧化通道层122的多晶硅来形成，或可通过共形沉积一氧化物层来形成。如果孔洞hi或h2被前一步骤暴露出来，则必须在这个步骤以共形沉积的氧化物将它封起来。介电层128是作为在接下来的步骤中形成的第二串行选择线130的栅极氧化物。
[0057]请参照图12A?图12C，形成多个第二串行选择线130于叠层之间、第一绝缘材料 124上。第二串行选择线130可通过沉积及蚀刻来形成。第二串行选择线130与通道层122 由介电层128分离。第二串行选择线130及第一串行选择线114共同控制通道层122。
[0058]请参照图13A?图13C，可形成一层间介电质132于叠层及第二串行选择线130之上。层间介电质132可为氧化物并通过沉积来形成。如果有需要的话，可进行CMP工艺。
[0059]请参照图14A?图14C，形成一穿孔140于层间介电质132中、叠层中的二个相邻叠层的其中一者上，穿孔140的位置对应于第二绝缘材料126。
[0060]请参照图15A?图15C，在穿孔140中形成一绝缘栓塞142。换言之，绝缘栓塞142 形成于层间介电质132中、叠层中的二个相邻叠层的其中一者上，绝缘栓塞142的位置对应于第二绝缘材料126。绝缘栓塞142可由氧化物形成。这样的结构是用以隔绝一叠层上的二通道层122。另一叠层上的通道层122保持连接，用于源极线。[〇〇61] 现在请参照图16及图17,其绘示根据另一实施例的半导体结构。为了叙述上的方便，是将半导体结构绘示成3D垂直通道NAND存储结构，但不受限于此。除了以下提到的部份外，基板202、该组206交替叠层的导电条208及绝缘条210、第一绝缘层212、第一串行选择线214、第二绝缘层216、第三绝缘层218、势垒层-捕捉层-隧穿层结构220、通道层222、第一绝缘材料224、孔洞h1、第二绝缘材料226、孔洞h2、介电层228、第二串行选择线230、层间介电质232、位线234及源极线236的形成方法、材料及配置是分别类似于基板 102、该组106交替叠层的导电条108及绝缘条110、第一绝缘层112、第一串行选择线114、 第二绝缘层116、第三绝缘层118、势垒层-捕捉层-隧穿层结构120、通道层122、第一绝缘材料124、孔洞h1、第二绝缘材料126、孔洞h2、介电层128、第二串行选择线130、层间介电质132、位线134及源极线136。
[0062]在此一实施例中，埋层204可形成于基板202上。在此一实施例中，不同叠层上的通道层222并未彼此连接。在此一实施例中，叠层中的二个相邻叠层连接至一位线234。半导体结构可更包括一源极线236,形成于基板202上。源极线236可形成于叠层之下，如图 16及图17所示。或者，源极线236可形成在未直接接触叠层的位置。
[0063]在此一实施例中，第一串行选择线214与第二串行选择线230是共同控制通过通道层222的电流，如图17所示。在图17中，第一串行选择线214-1及第二串行选择线230-2 是导通的，而第一串行选择线214-2及第二串行选择线230-U230-3则是阻断的。只有当彼此接近的第一串行选择线214-1及第二串行选择线230-2二者皆导通时，电流才可通过由这二条串行选择线控制的通道层222。在此一实施例中，电流通路为I形。电流可从位于一叠层上的位线234,通过该叠层上的通道层222,到达位于该叠层之下的源极线236。
[0064]图18A?图19C绘示如图16?图17所示的半导体结构的制造方法的步骤。以 「B」及「C」所指示的图分别是取自由「A」所指示的图中的1-1’线及2-2’线的剖面图。这个方法类似于参照图3?图15C所描述的方法。因此，为了简便起见，只示出部分不同于参照图3?图15C所描述的步骤的步骤。
[0065] 请参照图18A?图18B，此一步骤将取代绘示于图6A?图6B中的步骤。在此一步骤中，形成多个通道层222于障层-捕捉层-隧穿层结构220上。不同于图6A?图6B所示的步骤，不同叠层上的通道层222并未彼此连接。
[0066] 请参照图19A?图19C，此一步骤将取代绘示于图15A?图15C中的步骤。不同于图15A?图15C所示的步骤，形成二绝缘栓塞242于层间介电质232中、叠层中的二个相邻叠层上，绝缘栓塞242的位置对应于第二绝缘材料226。[〇〇67]总而言之，在根据上述实施例的半导体结构中，二条第二串行选择线是通过自对准工艺配置于通道层的二侧。如此一来，通道层便被分成分别由第一串行选择线及该二条第二串行选择线中其中一者所控制、以及由第一串行选择线及该二条第二串行选择线中另一者所控制的二部分。因此，可达成实体上的二位结构。可以注意到，控制一通道层的第一串行选择线及第二串行选择线应配置在该通道层的不同侧，以避免不佳的设计规则。举例来说，第一串行选择线114-1/214-1是配置在右侧，而第二串行选择线130-1/230-1是配置在左侧。[〇〇68]综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。
【主权项】
1.一种半导体结构，包括:一基板；多个叠层，形成于该基板上，这些叠层分别包括:一组交替叠层的导电条及绝缘条；及一第一串行选择线，形成于该组交替叠层的导电条及绝缘条上；一势垒层-捕捉层-隧穿层结构，形成于这些叠层上，该势垒层-捕捉层-隧穿层结构 与这些叠层共形；多个通道层，形成于该势垒层-捕捉层-隧穿层结构上，这些通道层与这些叠层共形； 一第一绝缘材料，形成于这些叠层之间，该第一绝缘材料覆盖这些通道层的一部分；一介电层，形成于这些通道层未被该第一绝缘材料覆盖的一部分上；以及 多个第二串行选择线，形成于这些叠层之间、该第一绝缘材料上，其中这些第二串行选 择线与这些通道层由该介电层分离。2.根据权利要求1所述的半导体结构，其中该第一绝缘材料中具有多个孔洞。3.根据权利要求1所述的半导体结构，更包括:一第二绝缘材料，形成于这些叠层之间，该第一绝缘材料与该第二绝缘材料是在这些 叠层的延伸方向上彼此相邻。4.根据权利要求3所述的半导体结构，其中该第二绝缘材料中具有多个孔洞。5.根据权利要求1所述的半导体结构，其中这些通道层是彼此连接，且该半导体结构 更包括:一埋层，形成于该基板上，其中这些叠层是形成于该埋层上。6.—种半导体结构的制造方法，包括:提供一基板；形成多个叠层于该基板上，其中这些叠层分别包括:一组交替叠层的导电条及绝缘条；及一第一串行选择线，形成于该组交替叠层的导电条及绝缘条上；形成一势垒层_捕捉层-隧穿层结构于这些叠层上，该势垒层-捕捉层-隧穿层结构 与这些叠层共形；形成多个通道层于该势垒层_捕捉层_隧穿层结构上，这些通道层与这些叠层共形； 形成一第一绝缘材料于这些叠层之间，该第一绝缘材料覆盖这些通道层的一部分； 形成一介电层于这些通道层未被该第一绝缘材料覆盖的一部分上；以及 形成多个第二串行选择线于这些叠层之间、该第一绝缘材料上，其中这些第二串行选 择线与这些通道层由该介电层分离。7.根据权利要求6所述的半导体结构的制造方法，其中该第一绝缘材料中具有多个孔 洞。8.根据权利要求6所述的半导体结构的制造方法，在形成该第一绝缘材料之后、形成 该介电层之前，更包括:形成一第二绝缘材料于这些叠层之间，其中该第一绝缘材料与该第二绝缘材料是在这 些叠层的延伸方向上彼此相邻。9.根据权利要求8所述的半导体结构的制造方法，其中该第二绝缘材料中具有多个孔洞。10.根据权利要求8所述的半导体结构的制造方法，其中该第二绝缘材料形成为沿着 垂直于这些叠层的延伸方向的方向排列的一系列椭圆岛ill与。
【文档编号】H01L21/60GK105990281SQ201510088951
【公开日】2016年10月5日
【申请日】2015年2月27日
【发明人】赖二琨
【申请人】旺宏电子股份有限公司