三维半导体器件的制作方法
【专利摘要】本发明公开了一种三维半导体器件，该三维半导体器件包括：在基板上的电极结构，该基板包括第一区和第二区，该电极结构包括顺序地层叠在基板上的接地选择电极、单元电极和串选择电极，其中接地选择电极、单元电极和串选择电极分别包括接地选择焊盘、单元焊盘和串选择焊盘，该接地选择焊盘、该单元焊盘和该串选择焊盘在基板的第二区中限定阶梯结构；穿透每个单元焊盘和在每个单元焊盘下面的电极结构的一部分的多个虚设柱；和电连接到每个单元焊盘的单元接触插塞，其中每个虚设柱穿透在相邻的单元焊盘之间的边界，以及其中相邻的单元焊盘共用虚设柱。
【专利说明】
三维半导体器件
技术领域
[0001]实施方式涉及半导体器件，更具体地，涉及三维(3D)半导体器件。
【背景技术】
[0002]半导体器件已经被高集成以提供用户所要求的高性能和低成本。半导体器件的集成度会直接影响半导体器件的成本，所以需要高集成的半导体器件。常规二维(2D)或平面存储器件的集成度可以主要由单位存储单元占据的面积确定，因此，常规2D存储器件的集成度会大大地受形成精细图案的技术影响。然而，因为需要极昂贵的装置来形成精细图案，所以2D存储器件的集成度持续增加，但是仍然受到限制。
[0003]包括三维布置的存储单元的半导体器件(例如，三维(3D)存储器件)已经被发展从而克服上述限制。然而，3D存储器件的可靠性会由于其结构特性而劣化。
【发明内容】
[0004]实施方式可以提供具有优良的可靠性的三维(3D)半导体器件。
[0005]实施方式还可以提供能够最小化或防止电极结构的劣化的3D半导体器件。
[0006]在一个方面，三维(3D)半导体器件可以包括设置在包括第一区和第二区的基板上的电极结构。电极结构可包括顺序地层叠在基板上的接地选择电极、单元电极和串选择电极。接地选择电极、单元电极和串选择电极可以分别包括接地选择焊盘、单元焊盘和串选择焊盘，该接地选择焊盘、单元焊盘和串选择焊盘在第二区中构成阶梯结构。3D半导体器件可以还包括穿透每个单元焊盘和设置在每个单元焊盘下面的电极结构的多个虚设柱以及电连接到每个单元焊盘的单元接触插塞。每个虚设柱可以穿透在每个单元焊盘和与每个单元焊盘相邻的焊盘之间的边界。每个单元焊盘和与每个单元焊盘的两侧相邻的焊盘可以共用虚设柱。
[0007]在实施方式中，电极结构可以在平行于基板的顶表面的第一方向上延伸。虚设柱可以包括在第一方向上布置的一对第一虚设柱以及在第一方向上布置并且在交叉第一方向的第二方向上与该对第一虚设柱间隔开的一对第二虚设柱。
[0008]在实施方式中，该对第一虚设柱中的一个可以穿透在每个单元焊盘和与每个单元焊盘相邻的上部焊盘之间的第一边界，该对第一虚设柱中的另一个可以穿透在每个单元焊盘和与每个单元焊盘相邻的下部焊盘之间的第二边界。该对第二虚设柱中的一个可以穿透第一边界，该对第二虚设柱中的另一个可以穿透第二边界。
[0009]在实施方式中，虚设柱可以设置为当从平面图看时围绕单元接触插塞。
[0010]在实施方式中，第一虚设柱中的一个可以在交叉第一和第二方向的第三方向上与第二虚设柱中的一个对准。第一虚设柱中的所述一个、单元接触插塞和第二虚设柱中的所述一个可以在第三方向上彼此对准。
[0011]在实施方式中，当从平面图看时，虚设柱可以分别设置在假想多边形的顶点处。当从平面图看时，单元接触插塞可以设置在假想多边形的中心点处。
[0012]在实施方式中，假想多边形可以是四边形。
[0013]在实施方式中，单元接触插塞可以设置在第一虚设柱之间从而在第一方向上与第一虚设柱对准。
[0014]在实施方式中，单元接触插塞可以在第一方向上与另一个单元接触插塞对准，该另一个单元接触插塞电连接到与每个单元焊盘直接相邻的另一个单元焊盘。
[0015]在实施方式中，连接到单元焊盘的单元接触插塞可以沿着第一方向布置成Z字形。
[0016]在实施方式中，穿透每个单元焊盘的虚设柱的数目可以是四个。每个单元焊盘和与每个单元焊盘的两侧相邻的焊盘可以共用该四个虚设柱。
[0017]在实施方式中，3D半导体器件可以还包括穿透第一区中的电极结构的多个竖直图案。虚设柱可以包括与竖直图案相同的材料。
[0018]在实施方式中，虚设柱的顶表面可以设置在与竖直图案的顶表面基本相同的水平，虚设柱的底表面可以设置在与竖直图案的底表面基本相同的水平。
[0019]在实施方式中，每个竖直图案可以包括在垂直于基板的顶表面的方向上延伸的竖直半导体图案、以及设置在竖直半导体图案与每个单元电极之间的隧道绝缘层、电荷存储层及阻挡绝缘层。
[0020]在另一方面，三维(3D)半导体器件可以包括设置在包括第一区和第二区的基板上的电极结构。电极结构可包括顺序地层叠在基板上的接地选择电极、单元电极和串选择电极。接地选择电极、单元电极和串选择电极可以分别包括接地选择焊盘、单元焊盘和串选择焊盘，该接地选择焊盘、单元焊盘和串选择焊盘在第二区中构成阶梯结构。3D半导体器件可以还包括穿透第一区中的电极结构的多个竖直图案、穿透每个单元焊盘和设置在每个单元焊盘下面的电极结构的多个虚设柱、以及电连接到每个单元焊盘的单元接触插塞。竖直图案可以包括第一竖直图案和围绕第一竖直图案的第二竖直图案，第一竖直图案可以在平面图中设置在第一假想多边形的中心点处，第二竖直图案可以在平面图中分别设置在第一假想多边形的顶点处。虚设柱可以在平面图中分别设置在第二假想多边形的顶点处。第一假想多边形的顶点的数目可以不同于第二假想多边形的顶点的数量。
[0021]在实施方式中，单元接触插塞可以设置在第二假想多边形的中心点处。
[0022]在实施方式中，第一假想多边形可以是六边形，第二假想多边形可以是四边形。
[0023]在实施方式中，每个虚设柱可以穿透在每个单元焊盘和与每个单元焊盘相邻的焊盘之间的边界。
[0024]在实施方式中，穿透每个单元焊盘的虚设柱的数目可以是四个。每个单元焊盘和与每个单元焊盘的两侧相邻的焊盘可以共用该四个虚设柱。
[0025]在实施方式中，虚设柱可以包括与竖直图案相同的材料。虚设柱的顶表面可以设置在与竖直图案的顶表面基本相同的水平，虚设柱的底表面可以设置在与竖直图案的底表面基本相同的水平。
[0026]在另一方面，三维(3D)半导体器件包括:在包括第一区和第二区的基板上的电极结构，该电极结构包括多个单元电极;在基板的第二区中的多个单元焊盘，该单元焊盘与对应的单元电极一起限定阶梯结构；穿过单元焊盘和在单元焊盘下面的电极结构的多个虚设柱，该虚设柱仅在相邻单元焊盘之间的边界处；以及电连接到每个单元焊盘的单元接触插塞。
[0027]在实施方式中，虚设柱可以在围绕单元接触插塞的假想多边形的顶点处。
[0028]在实施方式中，单元接触插塞可以在假想多边形的中心处，该多边形是四边形。
[0029]在实施方式中，半导体器件可以还包括在电极结构、虚设柱和单元接触插塞外部的公共源极区，当在平面图中看时，单元接触插塞设置在电极结构的中心部分。
[0030]在实施方式中，基板的第一区可以是穿过电极结构的多个竖直图案的存储区，虚设柱具有与竖直图案相同的高度并包括与竖直图案相同的材料。
【附图说明】
[0031]通过参考附图详细描述示范实施方式，对本领域技术人员而言，特征将变得明显，在图中:
[0032]图1示出根据实施方式的三维(3D)半导体器件的平面图。
[0033]图2示出图1的一个电极结构的平面图，用于说明根据实施方式的虚设柱。
[0034]图3示出沿图1的线1-1’、11-11’、111-111’和1￥-1￥’截取的截面图。
[0035]图4A示出图3的部分‘A’和‘B’的放大图，用于说明根据实施方式的竖直图案和虚设柱。
[0036]图4B示出图3的部分‘A’和‘B’的放大图，用于说明根据实施方式的竖直图案和虚设柱。
[0037]图4C示出图3的部分‘A’和‘B’的放大图，用于说明根据实施方式的竖直图案和虚设柱。
[0038]图4D示出图3的部分‘A’和‘B’的放大图，用于说明根据实施方式的竖直图案和虚设柱。
[0039]图5示出图1的一个电极结构的平面图，用于说明根据实施方式的虚设柱。
[0040]图6示出图1的一个电极结构的平面图，用于说明根据实施方式的虚设柱。
[0041]图7至13示出沿图1的线1-1’、11-11’、111-111’和1￥-1￥’截取的截面图，用于示出根据实施方式的制造3D半导体器件的方法的多个阶段。
[0042]图14示出平面图，其示出根据实施方式的3D半导体器件。
[0043]图15示出沿图14的线1-1’、11-11’、111-111’和1￥-1￥’截取的截面图。
[0044]图16至19示出沿图14的线1-1’、11-11’、111-111’和1￥-1￥’截取的截面图，示出根据实施方式的制造3D半导体器件的方法。
【具体实施方式】
[0045]现将在下文参考附图更充分地描述示例实施方式;然而，它们可以以不同的形式实现且不应被理解为限于在此阐述的实施方式。而是，提供这些实施方式使得本公开将彻底和完整，并将向本领域技术人员充分传达示范性实施例。
[0046]在这里使用时，术语“和/或”包括相关列举项目中的一个或多个的任意和所有组合。另外，在附图中，为了图示清楚，可以夸大层和区域的尺寸。将理解，当例如层、区域或基板的元件被称为“在”另一元件“上”时，它可以直接在另一元件上或者也可以存在居间元件。相反，术语“直接地”意指没有居间元件，例如，相同的解释可以应用于术语“在……之间”。通篇说明书中，相同的参考数字或相同的参考指示符指代相同的元件。
[0047]此外，在此参考是理想化示范性图示的截面图和/或平面图描述示范实施方式。因此，可以预期由于例如制造技术和/或公差引起的图示的形状的变化。因此，示范实施方式不应被解释为限于这里所示的区域的形状，而是将包括由于例如制造引起的形状的偏离。例如，被示为矩形的蚀刻区域典型地将具有修圆或弯曲的特征。因此，附图中示出的区域本质上是示意的，并且它们的形状不旨在限制。还将理解，虽然术语第一、第二、第三等可以在此用来描述不同的元件，但是这些元件不应该受到这些术语限制。这些术语仅用于区别一个元件与另一元件。因此，在一些实施方式中的第一元件可以在其他实施方式中被称为第二元件。在此解释和示出的示范实施方式包括它们的相似物。
[0048]在此使用的术语仅用于描述【具体实施方式】而不旨在限制。在这里使用时，单数形式“一”和“该”也旨在包括复数形式，除非上下文清楚地指示另外的意思。将进一步理解，当在此使用时，术语“包含”、“包含……的”、“包括”和/或“包括……的”说明所述特征、整体、步骤、操作、元件和/或组分的存在，但是不排除一个或更多其他特征、整体、步骤、操作、元件、组分和/或其组的存在或添加。
[0049]在下文，将参考附图描述实施方式。
[0050]图1是示出根据实施方式的三维(3D)半导体器件的平面图。图2是示出图1的一个电极结构的平面图，用于说明根据实施方式的虚设柱。在图2中，图1的互连被省略以清楚地示出虚设柱的布置。图3是沿图1的线1-1’、11-11’、111-111’和1￥-1￥’截取的截面图。
[0051 ] 参考图1、2和3，基板100可以包括第一区Rl和第二区R2。基板100可以是半导体基板(例如，硅基板、锗基板或硅锗基板)。第一区Rl可以是在其中存储单元三维地布置的单元区，第二区R2可以是在其中提供焊盘(pad)的连接区。用于施加电压到存储单元的接触插塞可以设置在焊盘的顶表面上。
[0052]电极结构ES可以设置在基板100上。电极结构ES可以从第一区Rl延伸到第二区R2中。电极结构ES可以在第一方向Dl上延伸，并可以在交叉第一方向Dl的第二方向D2上彼此间隔开。
[0053]每个电极结构ES可以包括顺序地层叠在第一区Rl的基板100上的电极130、135和138，以及设置在电极130、135和138之间的绝缘层110。电极130、135和138和绝缘层110可以交替地层叠在基板100上。电极130、135和138可以通过绝缘层110彼此电绝缘。电极130、135和138可以分别包括焊盘130P、135P和138P，其在第二区R2中构成阶梯结构。焊盘130P、135P和138P可以分别从第一区Rl的电极130、135和138在第一方向Dl上延伸，从而在第二区R2中构成阶梯结构(参考图3的ΙΙ-ΙΓ、ΙΙΙ-ΙΙΓ)。绝缘层110也可以从第一区Rl延伸到第二区R2中从而分别覆盖焊盘130Ρ、135Ρ和138Ρ。
[0054]每个电极结构ES的电极130、135和138可以包括接地选择电极130、串选择电极138和设置在接地选择电极130与串选择电极138之间的单元电极135。单元电极135可以在接地选择电极130与串选择电极138之间在垂直于基板100的顶表面的方向上层叠。焊盘130Ρ、135Ρ和138Ρ可以分别包括从接地选择电极130延伸的接地选择焊盘130Ρ、从串选择电极138延伸的串选择焊盘138Ρ、和从单元电极135延伸的单元焊盘135Ρ。
[0055]每个电极结构ES可以还包括至少覆盖在第二区R2中的单元焊盘135Ρ和接地选择焊盘130Ρ的盖绝缘层115。盖绝缘层115可以包括绝缘材料(例如，硅氧化物)。另外，每个电极结构ES可以还包括被提供在接地选择电极130和接地选择焊盘130Ρ下面的缓冲绝缘层105。缓冲绝缘层105可以包括绝缘材料(例如，娃氧化物)。
[0056]多个竖直图案VP可以设置在第一区Rl的基板100上并且可以穿透每个电极结构ES。竖直图案VP可以穿透每个电极结构ES从而与基板100接触。每个竖直图案VP可以包括半导体层。竖直图案VP将在后面参考图4A至4D更详细地描述。
[0057]如图1和2所示，当从平面图看时，竖直图案VP可以二维地布置在基板100上。在实施方式中，竖直图案VP可以构成平行于第一方向Dl的多个行。构成所述多个行中的相邻两行的竖直图案VP可以沿着第一方向Dl布置成Z字形，例如，每行竖直图案VP可以沿着第一方向Dl相对于相邻行偏移以使得竖直图案VP沿着第二方向D2布置成Z字形图案。
[0058]多个虚设柱DPl和DP2可以设置在第二区R2的基板100上，并且可以穿透每个电极结构ES。虚设柱DPl和DP2可以穿透每个电极结构ES从而与基板100接触。如图3所示，虚设柱DPl和DP2的顶表面可以设置在与竖直图案VP的顶表面基本相同的水平(或高度)，虚设柱DPl和DP2的底表面可以设置在与竖直图案VP的底表面基本相同的水平(或高度)。每个虚设柱DPl和DP2可以包括与竖直图案VP相同的材料。虚设柱DPl和DP2将在后面参考图4A至40更详细地描述。
[0059]虚设柱DPl和DP2可以穿透每个焊盘130P、135P和138P以及在每个焊盘130P、135P和138P下面的电极结构ES。另外，虚设柱DPI和DP2也可以穿透覆盖至少单元焊盘135P和接地选择焊盘130P的盖层115。虚设柱DPl和DP2可以包括在第一方向Dl上布置的第一虚设柱DPl以及在第一方向Dl上布置并且在第二方向D2上与第一虚设柱DPl间隔开的第二虚设柱DP2。在实施方式中，第二虚设柱DP2可以在第二方向D2上分别与第一虚设柱DPl对准。
[0060]穿透每个单元焊盘135P的虚设柱DPl和DP2可以包括沿着第一方向Dl彼此直接相邻的一对第一虚设柱DPl和沿着第一方向Dl彼此直接相邻的一对第二虚设柱DP2。该对第一虚设柱DPl中的第一个可以穿透在每个单元焊盘135P和沿着第一方向Dl的相邻焊盘(上部焊盘135P或138P)之间的第一边界，例如，在图1中的每个单元焊盘135P的左侧的边界，该对第一虚设柱DPl中的第二个可以穿透每个单元焊盘135P和沿着第一方向Dl的相邻焊盘(下部焊盘135P或130P)之间的第二边界，例如，在图1中的每个单元焊盘135P的右侧的边界。该对第二虚设柱DP2中的第一个可以穿透第一边界，例如，左边界，该对第二虚设柱DP2中的第二个可以穿透第二边界，例如，右边界。该对第二虚设柱DP2中的第一个可以沿着第二方向D2在第一边界上与该对第一虚设柱DPl中的第一个对准，该对第二虚设柱DP2中的第二个可以沿着第二方向D2在第二边界上与该对第一虚设柱DPl中的第二个对准。在实施方式中，穿透每个单元焊盘135P的虚设柱DPl和DP2的数目可以是四个，每个单元焊盘135P和设置在其两侧的焊盘可以共用所述四个虚设柱DPl和DP2。
[0061 ]在实施方式中，穿透串选择焊盘138P的虚设柱DPl和DP2可以也包括例如沿着第一方向Dl彼此直接相邻的一对第一虚设柱DPl和例如沿着第一方向Dl彼此直接相邻的一对第二虚设柱DP2。穿透串选择焊盘138P的该对第一虚设柱DPl中的第一个可以穿透在串选择焊盘138P和沿着第一方向Dl与其相邻的单元焊盘135P之间的边界，该对第一虚设柱DPl中的第二个可以与该边界间隔开。穿透串选择焊盘138P的该对第二虚设柱DP2中的第一个可以穿透该边界，该对第二虚设柱DP2中的第二个可以与该边界间隔开。串选择焊盘138P可以设置在电极结构ES的最上层处，所以串选择焊盘138P可具有一个边界。穿透串选择焊盘138P的该对第二虚设柱DP2中的第一个可以例如沿着第二方向D2在该边界上与穿透串选择焊盘138P的该对第一虚设柱DPI中的第一个对准，该对第二虚设柱DP2中的第二个可以在第二方向D2上与该对第一虚设柱DPl中的第二个对准。在实施方式中，穿透串选择焊盘138P的虚设柱DPl和DP2的数目可以是四个，串选择焊盘138P和与其相邻的单元焊盘135P可以共用该四个虚设柱DPl和DP2中沿着它们的边界的两个虚设柱。
[0062]穿透接地选择焊盘130P的虚设柱DPl和DP2也可以包括彼此直接相邻的一对第一虚设柱DPl和彼此直接相邻的一对第二虚设柱DP2。穿透接地选择焊盘130P的该对第一虚设柱DPl中的第一个可以穿透在接地选择焊盘130P和与其相邻的单元焊盘135P之间的边界，该对第一虚设柱DPl中的第二个可以与该边界间隔开。穿透接地选择焊盘130P的该对第二虚设柱DP2中的第一个可以穿透该边界，该对第二虚设柱DP2中的第二个可以与该边界间隔开。穿透接地选择焊盘130P的该对第二虚设柱DP2中的第一个可以在该边界上与穿透接地选择焊盘130P的该对第一虚设柱DPl中的第一个对准，该对第二虚设柱DP2中的第二个可以在第二方向D2上与该对第一虚设柱DPl中的第二个对准。在实施方式中，穿透接地选择焊盘130P的虚设柱DPl和DP2的数目可以是四个，接地选择焊盘130P和与其相邻的单元焊盘135P可以共用这四个虚设柱DPl和DP2中的两个。
[0063]公共源极区CS可以例如在沿着在图3中的线IV-1V’的横截面中设置在基板100中在每个电极结构ES的两侧。基板100可以掺杂有第一导电类型的掺杂剂，公共源极区CS可以掺杂有不同于第一导电类型的第二导电类型的掺杂剂。公共源极线CSL可以设置在每个电极结构ES的两侧从而连接到公共源极区CS。公共源极线CSL可以包括导电材料(例如，金属材料，诸如钨)。绝缘间隔物140可以分别设置在每个电极结构ES与公共源极线CSL之间。绝缘间隔物140可以包括例如硅氧化物。第一绝缘层145可以设置在电极结构ES的顶表面上。第一绝缘层145可以覆盖电极结构ES的顶表面，并且可以延伸到绝缘间隔物140的顶表面和公共源极线CSL的顶表面上。第一绝缘层145可以包括例如硅氧化物层、硅氮化物层或硅氮氧化物层中的至少之一。
[0064]单元接触插塞150c可以设置在第二区R2的基板100上从而分别连接到每个电极结构ES的单元焊盘135P。单元接触插塞150c可以穿透在第二区R2中的第一绝缘层145、盖绝缘层115和绝缘层110。串选择接触插塞150s可以设置在第二区R2中的基板100上从而连接到每个电极结构ES的串选择焊盘138P。接地选择接触插塞150g可以设置在第二区R2的基板100上从而连接到每个电极结构ES的接地选择焊盘130P。串选择接触插塞150s可以穿透设置在串选择焊盘138P上的第一绝缘层145和绝缘层110，接地选择接触插塞150g可以穿透设置在接地选择焊盘130P上的第一绝缘层145、盖绝缘层115和绝缘层110。根据实施方式，串选择接触插塞150s、单元接触插塞150c和接地选择接触插塞150g可以沿着第一方向Dl布置，例如，对准。
[0065]根据实施方式，穿透每个单元焊盘135P的虚设柱DPl和DP2可以布置为当从平面图看时，围绕连接到每个单元焊盘135P的单元接触插塞150c，如图2所示。即，当从平面图看时，穿透每个单元焊盘135P的虚设柱DPl和DP2可以分别设置在第一假想多边形10的顶点处。穿透每个单元焊盘135P的虚设柱DPl和DP2的中心点可以分别与第一假想多边形10的顶点交叠。第一假想多边形10可以是四边形。换句话说，四个虚设柱DPl和DP2可以围绕单元接触插塞150c，例如，四个虚设柱DPl和DP2可以定义围绕单元接触插塞150c的多边形的四个顶点。当从平面图看时，单元接触插塞150c可以设置在第一假想多边形10的中心点处。在此情况下，穿透每个单元焊盘135P的该对第一虚设柱DPI中的第一个可以在交叉第一方向Dl和第二方向D2的第三方向D3上与穿透每个单元焊盘135P的该对第二虚设柱DP2中的第二个对准。在此情况下，该对第一虚设柱DPl中的第一个、单元接触插塞150c、和该对第二虚设柱DP2中的第二个可以在第三方向D3上彼此对准。
[0066]穿透串选择焊盘138P的虚设柱DPl和DP2可以布置为当从平面图看时围绕连接到串选择焊盘138P的串选择接触插塞150s。穿透串选择焊盘138P的虚设柱DPl和DP2可以分别设置在当从平面图看时限定在串选择焊盘138P上的第一假想多边形10的顶点处，串选择接触插塞150s可以设置在第一假想多边形10的中心点处。同样地，穿透接地选择焊盘130P的虚设柱DPl和DP2可以布置为当从平面图看时围绕连接到接地选择焊盘130P的接地选择接触插塞150g。穿透接地选择焊盘130P的虚设柱DPl和DP2可以分别设置在当从平面图看时限定在接地选择焊盘138P上的第一假想多边形10的顶点处，接地选择接触插塞150g可以设置在第一假想多边形10的中心点处。
[0067]竖直图案VP可以包括构成所述多个行中的最外面的行的外部竖直图案VP，以及构成所述多个行中的内部行的内部竖直图案VP。如图2所示，在平面图中，围绕每个内部竖直图案VP的相邻竖直图案VP可以分别设置在第二假想多边形20的顶点处，并且在平面图中，每个内部竖直图案VP可以设置在第二假想多边形20的中心点处。第二假想多边形20的顶点的数目可以不同于第一假想多边形10的顶点的数目。在实施方式中，第二假想多边形20可以是六边形。
[0068]位线BL可以设置在第一区Rl的第一绝缘层145上。位线BL可以在第二方向D2上延伸并且可以在第一方向Dl上彼此间隔开。穿透每个电极结构ES的竖直图案VP可以分别电连接到位线BL。每个竖直图案VP可以经由穿透第一绝缘层145的位线接触插塞152而电连接到位线BL中的对应的一条位线。单元电极135可以对应于字线，接地选择电极130可以对应于接地选择线，串选择电极138可以对应于串选择线。
[0069]第一互连154可以设置在第二区R2的第一绝缘层145上。第一互连154可以在第二方向D2上延伸，并且可以在第一方向Dl上彼此间隔开。第一互连154可以分别电连接到电极结构ES的单元接触插塞150c和接地选择接触插塞150g。在实施方式中，第一互连154可以设置在与位线BL基本相同的水平(或高度)。然而，实施方式不限于此。
[0070]第二绝缘层160可以设置在第一绝缘层145、位线BL和第一互连154上。第二绝缘层160可以包括例如硅氧化物层、硅氮化物层和硅氮氧化物层中的至少之一。
[0071]第二互连170可以设置在第二绝缘层160上。在实施方式中，第二互连170可以在第一方向Dl上延伸并且可以在第二方向D2上彼此间隔开。然而，实施方式不限于此。每个第二互连170可以电连接到每个电极结构ES的串选择接触插塞150s。串选择接触插塞150s可以经由穿透第二绝缘层160的互连插塞165而电连接到第二互连170中的对应一个。
[0072]根据本实施方式，虚设柱DPl和DP2可以穿透在第二区R2中构成阶梯结构的焊盘130P、135P和138P从而与基板100接触。穿透每个单元焊盘135P的虚设柱DPl和DP2可以例如仅穿透在每个单元焊盘135P和与每个单元焊盘135P的两侧相邻的焊盘之间的第一边界和第二边界。换句话说，每个单元焊盘135P与与其两侧相邻的焊盘共用穿透每个单元焊盘135P的虚设柱DPl和DP2，由此最小化第二区R2中的虚设柱的数目。因为电极结构ES使用最少的虚设柱DPl和DP2来支撑，所以电极结构ES的形状变化可以最小化。另外，该最少的虚设柱DPI和DP2可以支撑在形成电极结构ES的置换工艺期间使用的模制层叠结构，因而，焊盘130P、135P和138P的形状变化可以利用该最少的虚设柱DPl和DP2而最小化。结果，可以最小化或防止电极结构ES的劣化。
[0073]此外，穿透每个单元焊盘135P的虚设柱DPl和DP2可以设置为当从平面图看时围绕连接到每个单元焊盘135P的单元接触插塞150c。因此，单元接触插塞150c和与其相邻的公共源极线CSL之间的距离可以增加，从而使单元接触插塞150c容易地与公共源极线CSL绝缘。
[0074]结果，可以提供具有优良的可靠性的3D半导体器件。
[0075]图4A示出图3的部分‘A’和‘B’的放大图，用于说明根据实施方式的竖直图案和虚设柱。
[0076]参考图4A，竖直图案VP可包括从基板100向上延伸的竖直半导体图案SP。竖直图案VP可还包括设置在单元电极135和竖直半导体图案SP之间的阻挡绝缘层BIL、电荷存储层CL和隧道绝缘层TL。阻挡绝缘层BIL可以邻近于单元电极135，隧道绝缘层TL可以邻近于竖直半导体图案SP。电荷存储层CL可以设置在阻挡绝缘层BIL和隧道绝缘层TL之间。例如，隧道绝缘层TL可包括硅氧化物层和硅氮氧化物层中的至少之一。电荷存储层CL可包括包含陷阱位置(trap sites)的硅氮化物层和包含传导纳米点的绝缘层中的至少之一。阻挡绝缘层BIL可包括其介电常数高于隧道绝缘层TL的介电常数的高k介电层。另外，阻挡绝缘层BIL可还包括其能带隙大于该高k介电层的能带隙的阻挡绝缘层(例如，硅氧化物层)。
[0077]在本实施方式中，阻挡绝缘层BIL、电荷存储层CL和隧道绝缘层TL可在基本上垂直于基板100的顶表面的方向上延伸从而设置在竖直半导体图案SP和绝缘层110之间。竖直半导体图案SP可具有通心粉(macaroni)或管形状，竖直图案VP可还包括填充竖直半导体图案SP的内部空间的竖直绝缘图案VI。例如，竖直绝缘图案VI可包括硅氧化物。
[0078]第二虚设柱DP2可以包括与竖直图案VP相同的材料。根据本实施方式，类似于竖直图案VP，虚设柱DP2可包括阻挡绝缘层BIL、电荷存储层CL、隧道绝缘层TL、竖直半导体图案SP和竖直绝缘图案VI。第一虚设柱DPl可具有与第二虚设柱DP2相同的结构。
[0079]图4B示出图3的部分‘A’和‘B’的放大图，用于说明根据实施方式的竖直图案和虚设柱。
[0080]参考图4B，竖直图案VP可包括从基板100向上延伸的竖直半导体图案SP。竖直图案VP可还包括设置在单元电极135和竖直半导体图案SP之间的电荷存储层CL和隧道绝缘层TL。根据本实施方式，阻挡绝缘层BIL可以设置在单元电极135和竖直图案VP之间，并且可在平行于基板100的顶表面的方向上延伸从而设置在单元电极135和绝缘层110之间。电荷存储层CL可以设置在阻挡绝缘层BIL和隧道绝缘层TL之间。竖直半导体图案SP可具有通心粉或管形状，竖直图案VP可还包括填充竖直半导体图案SP的内部空间的竖直绝缘图案VI。[0081 ]第二虚设柱DP2可以包括与竖直图案VP相同的材料。根据本实施方式，类似于竖直图案VP，虚设柱DP2可包括电荷存储层CL、隧道绝缘层TL、竖直半导体图案SP和竖直绝缘图案VI。第一虚设柱DPl可具有与第二虚设柱DP2相同的结构。
[0082]图4C示出图3的部分‘A’和‘B’的放大图，用于说明根据实施方式的竖直图案和虚设柱。
[0083]参考图4C，竖直图案VP可包括从基板100向上延伸的竖直半导体图案SP。竖直图案VP可还包括设置在单元电极135和竖直半导体图案SP之间的隧道绝缘层TL。根据本实施方式，阻挡绝缘层BIL和电荷存储层CL可以设置在单元电极135和竖直图案VP之间，并且可在平行于基板100的顶表面的方向上延伸从而设置在单元电极135和绝缘层110之间。电荷存储层CL可以设置在阻挡绝缘层BIL和隧道绝缘层TL之间。竖直半导体图案SP可具有通心粉或管形状，竖直图案VP可还包括填充竖直半导体图案SP的内部空间的竖直绝缘图案VI。
[0084]第二虚设柱DP2可以包括与竖直图案VP相同的材料。根据本实施方式，类似于竖直图案VP，虚设柱DP2可包括隧道绝缘层TL、竖直半导体图案SP和竖直绝缘图案VI。第一虚设柱DPl可具有与第二虚设柱DP2相同的结构。
[0085]图4D示出图3的部分‘A’和‘B’的放大图，用于说明根据实施方式的竖直图案和虚设柱。
[0086]参考图4D，竖直图案VP可包括从基板100向上延伸的竖直半导体图案SP。根据本实施方式，阻挡绝缘层BIL、电荷存储层CL和隧道绝缘层TL可以设置在单元电极135和竖直图案VP之间，并且可在平行于基板100的顶表面的方向上延伸从而设置在单元电极135和绝缘层110之间。电荷存储层CL可以设置在阻挡绝缘层BIL和隧道绝缘层TL之间。竖直半导体图案SP可具有通心粉或管形状，竖直图案VP可还包括填充竖直半导体图案SP的内部空间的竖直绝缘图案VI。
[0087]第二虚设柱DP2可以包括与竖直图案VP相同的材料。根据本实施方式，类似于竖直图案VP，虚设柱DP2可包括竖直半导体图案SP和竖直绝缘图案VI。第一虚设柱DPl可具有与第二虚设柱DP2相同的结构。
[0088]图5是示出图1的一个电极结构的平面图，用于说明根据实施方式的虚设柱。在下文，为了说明上的容易和方便，将主要描述图1、2和3的实施方式与本实施方式之间的差别。
[0089]参考图5，根据本实施方式，串选择接触插塞150s、单元接触插塞150c和接地选择接触插塞150g可以沿着第一方向Dl布置成Z字形。
[0090]详细地，当从平面图看时，穿透每个单元焊盘135P的虚设柱DPl和DP2可以分别设置在第一假想多边形10的顶点处。穿透每个单元焊盘135P的虚设柱DPl和DP2的中心点可以分别与第一假想多边形10的顶点交叠。第一假想多边形10可以是四边形。当从平面图看时，连接到每个单元焊盘135P的单元接触插塞150c可以设置在第一假想多边形10的一条边上。例如，如图5所示，连接到单元焊盘135P中的每个奇数编号的单元焊盘135P的单元接触插塞150c可以设置在穿透每个奇数编号的单元焊盘135P的一对第二虚设柱DP2之间(图5中的单元焊盘135P的底部)，并且可以在第一方向Dl上与在相邻的奇数编号的单元焊盘135P中的一对第二虚设柱DP2对准。类似地，连接到单元焊盘135P中的每个偶数编号的单元焊盘135P的单元接触插塞150c可以设置在穿透每个偶数编号的单元焊盘135P的一对第一虚设柱DPl之间(图5中的单元焊盘135P的顶部)，并且可以在第一方向Dl上与在相邻的偶数编号的单元焊盘135P中的一对第一虚设柱DPl对准。
[0091]当从平面图看时，穿透串选择焊盘138P的虚设柱DPl和DP2可以分别设置在第一假想多边形10的顶点处，并且当从平面图看时，串选择接触插塞150s可以设置在第一假想多边形10的一条边上。串选择接触插塞150s可以设置在穿透串选择焊盘138P的该对第一虚设柱DPl之间并且例如与穿透串选择焊盘138P的该对第一虚设柱DPl对准，或者设置在穿透串选择焊盘138P的该对第二虚设柱DP2之间。串选择接触插塞150s可以在第一方向Dl上与该对第一虚设柱DPI或者该对第二虚设柱DP2对准。同样地，当从平面图看时，穿透接地选择焊盘130P的虚设柱DPl和DP2可以分别设置在第一假想多边形10的顶点处，并且当从平面图看时，接地选择接触插塞150g可以设置在第一假想多边形10的一条边上。接地选择接触插塞150g可以设置在穿透接地选择焊盘130P的该对第一虚设柱DPl之间或者在穿透接地选择焊盘130P的该对第二虚设柱DP2之间。接地选择接触插塞150g可以在第一方向Dl上与该对第一虚设柱DPl或者该对第二虚设柱DP2对准。
[0092]图6是示出图1的一个电极结构的平面图，用于说明根据实施方式的虚设柱。在下文，为了说明上的容易和方便，将主要描述图1、2和3的实施方式与本实施方式之间的差别。
[0093]参考图6，串选择接触插塞150s、单元接触插塞150c和接地选择接触插塞150g可以在第一方向Dl上布置成一行。根据本实施方式，第一虚设柱DPl可以分别设置在串选择接触插塞150s和与串选择接触插塞150s相邻的单元接触插塞150c之间、在彼此相邻的单元接触插塞150c之间，以及在接地选择接触插塞150g和与接地选择接触插塞150g相邻的单元接触插塞150c之间。
[0094]详细地，当从平面图看时，穿透每个单元焊盘135P的虚设柱DPl和DP2可以分别设置在第一假想多边形10的顶点处。穿透每个单元焊盘135P的虚设柱DPl和DP2的中心点可以分别与第一假想多边形10的顶点交叠。第一假想多边形10可以是四边形。当从平面图看时，连接到每个单元焊盘135P的单元接触插塞150c可以设置在第一假想多边形10的一条边上。单元接触插塞150c可以设置在穿透每个单元焊盘135P的该对第一虚设柱DPl之间，并且可以在第一方向Dl上与该对第一虚设柱DPl对准。
[0095]穿透串选择焊盘138P的虚设柱DPl和DP2在平面图中可以分别设置在第一假想多边形10的顶点处，串选择接触插塞150s在平面图中可以设置在第一假想多边形10的一条边上。串选择接触插塞150s可以设置在穿透串选择焊盘138P的该对第一虚设柱DPl之间，并且可以在第一方向Dl上与该对第一虚设柱DPl对准。同样地，穿透接地选择焊盘130P的虚设柱DPl和DP2在平面图中可以分别设置在第一假想多边形10的顶点处，接地选择接触插塞150g在平面图中可以设置在第一假想多边形10的一条边上。接地选择接触插塞150g可以设置在穿透接地选择焊盘130P的该对第一虚设柱DPl之间，并且可以在第一方向Dl上与该对第一虚设柱DPI对准。
[0096]根据本实施方式，虚设柱DPl和DP2可以穿透构成第二区R2中的阶梯结构的焊盘130P、135P和138P从而与基板100接触。穿透每个单元焊盘135P的虚设柱DPl和DP2可以穿透在每个单元焊盘135P和与每个单元焊盘135P的两侧相邻的焊盘之间的边界。换句话说，每个单元焊盘135P和与其两侧相邻的焊盘可共用穿透每个单元焊盘135P的虚设柱DPl和DP2。因为电极结构ES使用最少数量的虚设柱DPl和DP2支撑，所以电极结构ES的形状变化可以最小化。另外，该最少数量的虚设柱DPl和DP2可以支撑在形成电极结构ES的置换工艺期间使用的模制层叠结构，由此焊盘130P、135P和138P的形状变化可以利用最少数量的虚设柱DPl和DP2而最小化。结果，可以实现具有优良可靠性的3D半导体器件。
[0097]图7至13是沿图1的线1-1’、11-11’、111-111’和1￥-1￥’截取的截面图，用于示出在根据实施方式的制造3D半导体器件的方法中的多个阶段。
[0098]参考图7，缓冲绝缘层105可以形成在包括第一区Rl和第二区R2的基板100的整个顶表面上。牺牲层120和绝缘层110可以交替地形成在具有缓冲绝缘层105的基板100上。牺牲层120可以由相对于缓冲绝缘层105和绝缘层110具有蚀刻选择性的材料形成。例如，缓冲绝缘层105和绝缘层110可以由硅氧化物层形成，牺牲层120可以由硅氮化物层形成。
[0099]参考图8，第二区R2中的绝缘层110和牺牲层120可以被图案化以形成阶梯结构。在实施方式中，掩模图案(未示出)可以形成在最高的绝缘层110上，最高的绝缘层110和最高的牺牲层120可以使用掩模图案作为蚀刻掩模被蚀刻以暴露第二区R2中的次高的绝缘层110。随后，掩模图案可以被蚀刻以减小掩模图案的宽度。次高的绝缘层110和次高的牺牲层120可以利用蚀刻掩模图案作为蚀刻掩模被蚀刻。绝缘层110和牺牲层120的蚀刻工艺以及掩模图案的蚀刻工艺可以被重复执行以在第二区R2中形成阶梯结构。
[0100]此后，盖绝缘层115可以形成在基板100上并且然后可以被平坦化。根据实施方式，盖绝缘层115可以被平坦化直到第一区Rl的最高的绝缘层110被暴露。根据实施方式，平坦化的盖绝缘层115可以保留在第一区Rl的最高的绝缘层110上。
[0101]参考图9，第一区Rl的绝缘层110、牺牲层120和缓冲绝缘层105可以被连续地图案化以形成暴露基板100的竖直孔H1。另外，第二区R2的盖绝缘层115、绝缘层110、牺牲层120和缓冲绝缘层105可以被连续地图案化以形成暴露基板100的虚设孔H2。竖直孔Hl和虚设孔H2可以同时形成。
[0102]竖直孔Hl可以如参考图2描述的竖直图案VP那样地布置。同样地，虚设孔H2可以如参考图2描述的虚设柱DPl和DP2那样地布置。换句话说，虚设孔H2可以分别设置在图2的第一假想多边形10的顶点处，竖直孔Hl可以分别设置在图2的第二假想多边形20的顶点和中心处。
[0103]竖直图案VP可以分别形成在竖直孔Hl中，虚设柱DPl和DP2可以分别形成在虚设孔H2中。竖直图案VP和虚设柱DPl及DP2可以同时形成。竖直图案VP和虚设柱DPl及DP2可以如在图4A至4D的实施方式之一中所描述那样地形成。
[0104]参考图10，盖绝缘层115、绝缘层110、牺牲层120和缓冲绝缘层105可以被连续地图案化以形成暴露基板100的沟槽T。沟槽T可从第一区Rl延伸到第二区R2中，所以从第一区Rl延伸到第二区R2中的模制层叠结构可以被限定在沟槽T之间。模制层叠结构可包括绝缘层110、牺牲层120、缓冲绝缘层105和盖绝缘层115。绝缘层110、牺牲层120、缓冲绝缘层105和盖绝缘层115可具有通过沟槽T暴露的侧壁。牺牲层120可具有构成第二区R2中的阶梯结构的牺牲焊盘。绝缘层110可分别覆盖牺牲层120的牺牲焊盘。盖绝缘层115可覆盖构成第二区R2中的阶梯结构的牺牲焊盘。竖直图案VP和虚设柱DPl及DP2可穿透模制层叠结构从而与基板100接触。
[0105]可以对模制层叠结构执行置换工艺，从而形成图3的电极结构ES。在下文，将参考图11和12详细描述置换工艺。
[0106]参考图11，通过沟槽T暴露的牺牲层120可以被去除以在绝缘层110之间形成空区域122。空区域122可在平行于基板100的顶表面的方向上从沟槽T延伸到绝缘层110之间。牺牲层120可以通过各向同性蚀刻工艺(例如，湿蚀刻工艺)被去除。
[0107]当牺牲层120被去除时，虚设柱DPl和DP2支撑在第二区R2中的绝缘层110和盖层115，竖直图案VP可支撑在第一区Rl中的绝缘层110。因此，可以最小化或防止可能由牺牲层120的去除所引起的问题。
[0108]例如，如果不存在虚设柱DPl和DP2，在第二区R2中彼此竖直地相邻的绝缘层110会彼此靠近或彼此接触。因此，即将在后续工艺中形成在空区域122中的焊盘的形状会变化，例如，焊盘的至少一部分不能被形成。然而，根据实施方式，在第二区R2中穿过绝缘层110形成的虚设柱DPl和DP2在牺牲层120的去除期间支撑绝缘层110，由此最小化或防止上述问题，例如，绝缘层110的未对准和/或破裂。
[0109]参考图1和12，第一导电层可以形成在基板100上以填充沟槽T和空区域122。第一导电层可包括共形地覆盖沟槽T和空区域122的内表面的阻挡层以及填充沟槽T和空区域122的剩余区域的电极层。此后，设置在沟槽T中的第一导电层可以被去除以在空区域122中形成电极130、135和138以及焊盘130P、135P和138P。因此，可以形成参考图1至3描述的电极结构ES。
[0110]当竖直图案VP和虚设柱DPl及DP2如图4B所示地被形成时，阻挡绝缘层BIL可以在第一导电层的形成之前共形地形成在空区域122中。当竖直图案VP和虚设柱DPl及DP2如图4C所示地被形成时，电荷存储层CL和阻挡绝缘层BIL可以在第一导电层的形成之前顺序地形成在空区域122中。当竖直图案VP和虚设柱DPl及DP2如图4D所示地被形成时，隧道绝缘层TL、电荷存储层CL和阻挡绝缘层BIL可以在第一导电层的形成之前顺序地形成在空区域122中。
[0111]掺杂剂离子可以注入到设置在沟槽T下面的基板100中以形成公共源极区CS。公共源极区CS可以在电极130、135和138的形成之后被形成。替换地，公共源极区可以在沟槽T的形成之后并且在牺牲层120的去除之前被形成。
[0112]公共源极线CSL和绝缘间隔物140可以形成在沟槽T中。公共源极线CSL可以电连接公共源极区CS，绝缘间隔物140可以使公共源极线CSL与电极130、135和138电绝缘。形成绝缘间隔物140可包括形成共形地覆盖公共源极区CS的顶表面和沟槽T的内侧壁的绝缘间隔物层(未示出)，并且各向异性地蚀刻该绝缘间隔物层。公共源极区CS可以通过绝缘间隔物层的各向异性蚀刻工艺被暴露。随后，第二导电层可以被形成以填充沟槽T的剩余区域。第二导电层可以被平坦化以分别在沟槽T中限制地形成公共源极线CSL。
[0113]参考图1和13，第一绝缘层145可以形成在基板100的整个顶表面上。第一绝缘层145可覆盖电极结构，并且可在平行于基板100的顶表面的方向上延伸以覆盖绝缘间隔物140的顶表面和公共源极线CSL的顶表面。
[0114]接触插塞1508、150(:和15(^可以在第二区1?2中形成为分别连接到焊盘130?、135?和138P。接触插塞150s、150c和150g可以穿透第一绝缘层145、盖绝缘层115和绝缘层110。位线接触插塞152可以形成为穿透在第一区Rl中的第一绝缘层145。位线接触插塞152可以分别连接到竖直图案VP。接触插塞150s、150c和150g以及位线接触插塞152可以由导电材料形成并且可以同时形成。
[0115]位线BL可以形成在第一区Rl中的第一绝缘层145上，第一互连154可以形成在第二区R2中的第一绝缘层145上。位线BL可以连接到位线接触插塞152，第一互连154可以分别连接到接地选择接触插塞150g和单元接触插塞150c。位线BL和第一互连154可以由导电材料形成并且可以同时形成。
[0116]再次参考图1和3，第二绝缘层160可以形成在第一绝缘层145、位线BL和第一互连154上。第二互连170可以形成在第二绝缘层160上。第二互连170可以分别电连接到串选择接触插塞150s。串选择接触插塞150s可以经由穿透第二绝缘层160的互连插塞165而电连接到第二互连170中的对应一个。
[0117]图14是平面图，示出根据实施方式的3D半导体器件。图15是沿图14的线Ι-Γ、I1-1I’、ΙΙΙ-ΙΙΓ和IV-1V’截取的截面图。在下文，与在图1至3的实施方式中描述的相同元件将通过相同的附图标记或相同的参考指示符来表示，并且为了说明上的容易和方便，将主要描述本实施方式与图1至3的实施方式之间的差别。
[0118]参考图14和15，在本实施方式中，电极结构ES可包括多个串选择电极138a和138b。切割绝缘图案200可以设置在串选择电极138a和138b之间。换句话说，第一串选择电极138a和第二串选择电极138b可以通过切割绝缘图案200彼此分开。切割绝缘图案200的底表面可以高于最高的单元电极135的顶表面。换句话说，所述多个串选择电极138a和138b可以设置在一个最高的单元电极135上。切割绝缘图案200可包括例如硅氧化物。
[0119]切割绝缘图案200可从第一区Rl延伸到第二区R2中，所以第一串选择电极138a的第一串选择焊盘138Pa可以通过切割绝缘图案200与第二串选择电极138b的第二串选择焊盘138Pb分开。
[0120]竖直图案VP和DVP可穿透第一区Rl的电极结构ES。竖直图案VP和DVP可以构成平行于第一方向Dl的多个行。构成所述多个行中的相邻两行的竖直图案VP和DVP可以沿着第一方向Dl布置成Z字形。竖直图案VP和DVP可包括与切割绝缘图案200交叠的虚设竖直图案DVP以及与切割绝缘图案200间隔开的单元竖直图案VP。虚设竖直图案DVP可以布置在第一方向Dl上以构成所述多个行中的一行。单元竖直图案VP可构成所述多个行中的其余行。
[0121]构成所述多个行中最外面的行的竖直图案VP可以被定义为外部竖直图案，构成所述多个行中的内部行的竖直图案VP和DVP可以被定义为内部竖直图案。每个内部竖直图案VP和DVP可以设置在参考图2描述的第二假想多边形20的中心点处，围绕每个内部竖直图案VP和DVP的相邻的竖直图案VP和DVP可以分别设置在第二假想多边形20的顶点处。第二假想多边形20可以是六边形。
[0122]第一串选择接触插塞150sa和第二串选择接触插塞150sb可以分别连接到第一串选择焊盘138Pa和第二串选择焊盘138Pb。根据本实施方式，当从平面图看时，第一和第二串选择接触插塞150sa和150sb可以分别设置在参考图2描述的第一假想多边形10的多个顶点中的两个顶点处。当从平面图看时，穿透第一和第二串选择焊盘138Pa和138Pb的虚设柱DPl和DP2可以分别设置在第一假想多边形10的所述多个顶点中的其余顶点处。第一串选择接触插塞150sa可以在第一方向Dl上与穿透第一串选择焊盘138Pa的第一虚设柱DPl对准。第二串选择接触插塞150sb可以在第一方向Dl上与穿透第二串选择焊盘138Pb的第二虚设柱DP2对准。附加的虚设柱DP3可以进一步提供在第一假想多边形10的中心点处。然而，实施方式不限于此。在实施方式中，可以省略附加的虚设柱DP3。
[0123]第一上互连170a和第二上互连170b可以分别电连接到第一串选择焊盘138Pa和第二串选择焊盘138Pb。第一串选择焊盘138Pa可以经由第一串选择接触插塞150sa和穿透第二区R2的第二绝缘层160的第一互连插塞165a电连接到第一上互连170a。第二串选择焊盘138Pb可以经由第二串选择接触插塞150sb和穿透第二区R2的第二绝缘层160的第二互连插塞165b电连接到第二上互连170b。
[0124]在第一区Rl中，每条位线BL可以电连接到在第二方向D2上布置的单元竖直图案VP。在此情况下，在第二方向D2上布置的单元竖直图案VP可分别穿透所述多个串选择电极138a和138b。
[0125]图16至19是沿图14的线Ι-Γ、ΙΙ-ΙΓ、ΙΙΙ-ΙΙΓ和IV-1V’截取的截面图，用于示出根据实施方式的制造3D半导体器件的方法。在下文，与在图7至13的实施方式中描述的相同元件将通过相同的附图标记或相同的参考指示符来表示，并且为了说明上的容易和方便，将主要描述本实施方式与图7至713的实施方式之间的差别。
[0126]参考图14和16，缓冲绝缘层105可以形成在包括第一区Rl和第二区R2的基板100的整个顶表面上。牺牲层120和绝缘层110可以交替地形成在具有缓冲绝缘层105的基板100上。第二区R2中的绝缘层110和牺牲层120可以被图案化以形成阶梯结构。盖绝缘层115可以形成为覆盖该阶梯结构。
[0127]最高的绝缘层110和最高的牺牲层120可以被图案化以形成切割区域200H。切割区域200H可以从第一区Rl延伸到第二区R2中。切割绝缘图案200可以形成为填充切割区域200H。在实施方式中，切割区域200H和切割绝缘图案200可以在牺牲层120和盖绝缘层115的阶梯结构形成之后形成。替换地，牺牲层120和盖绝缘层115的阶梯结构可以在切割区域200H和切割绝缘图案200的形成之后形成。
[0128]参考图14和17，第一区Rl的绝缘层110、牺牲层120和缓冲绝缘层105可以被连续地图案化以形成暴露基板100的竖直孔H1。另外，第二区R2的盖绝缘层115、绝缘层110、牺牲层120和缓冲绝缘层105可以被连续地图案化以形成暴露基板100的虚设孔H2。竖直孔Hl和虚设孔H2可以同时形成。竖直孔Hl可以如图14的竖直图案VP和DVP那样布置，虚设孔H2可以如图14的虚设柱DP1、DP2和DP3那样布置。
[0129]竖直图案VP和DVP可以分别形成在竖直孔Hl中，虚设柱DP1、DP2和DP3可以分别形成在虚设孔H2中。竖直图案VP和DVP以及虚设柱DP1、DP2和DP3可以同时形成。竖直图案VP和DVP以及虚设柱DP1、DP2和DP3可以如图4A至4D的实施方式之一所描述地那样被形成。
[0130]盖绝缘层115、绝缘层110、牺牲层120和缓冲绝缘层105可以被连续地图案化以形成暴露基板100的沟槽T。沟槽T可从第一区Rl延伸到第二区R2中，所以从第一区Rl延伸到第二区R2中的模制层叠结构可以被限定在沟槽T之间。模制层叠结构可包括绝缘层110、牺牲层120、缓冲绝缘层105和盖绝缘层115。此时，模制层叠结构的最高的牺牲层120可包括通过切割绝缘图案200而彼此横向地分开的最高的牺牲图案。绝缘层110、牺牲层120、缓冲绝缘层105和盖绝缘层115可具有通过沟槽T暴露的侧壁。
[0131]参考图18，通过沟槽T暴露的牺牲层120可以被去除以在绝缘层110之间形成空区域122。当牺牲层120被去除时，竖直图案VP和DVP以及虚设柱DP1、DP2和DP3可支撑绝缘层110。因为牺牲层120被去除，所以分别与牺牲图案对应的空区域122可以形成在模制层叠结构中。
[0132]参考图14和19，第一导电层可以形成在基板100上以填充沟槽T和空区域122。此后，设置在沟槽T中的第一导电层可以被去除以在空区域122中形成电极130、135、138a和138b以及焊盘130P、135P、138Pa和138Pb。因此，可以形成参考图14和15描述的电极结构ES。
[0133]第一串选择电极138a和第二串选择电极138b可以分别形成在最高的空区域122中。第一串选择电极138a和第二串选择电极138b可以通过切割绝缘图案200而彼此横向地间隔开。另外，第一串选择电极138a的第一串选择焊盘138Pa也可通过切割绝缘图案200与第二串选择电极138b的第二串选择焊盘138Pb横向地间隔开。
[0134]掺杂剂离子可以被注入到设置在沟槽T下面的基板100中以形成公共源极区CS。公共源极线CSL和绝缘间隔物140可以形成在沟槽T中。公共源极线CSL可以电连接到公共源极区CS，绝缘间隔物140可以使公共源极线CSL与电极130、135、138a和138b电绝缘。
[0135]第一绝缘层145可以形成在基板100的整个顶表面上。第一绝缘层145可覆盖电极结构，并且可在平行于基板100的顶表面的方向上延伸以覆盖绝缘间隔物140的顶表面和公共源极线CSL的顶表面。
[0136]位线接触插塞152可以形成为穿透第一区Rl的第一绝缘层145。位线接触插塞152可以分别连接到竖直图案VP和DVP中的单元竖直图案VP。换句话说，位线接触插塞152可以不形成在虚设竖直图案DVP上。
[0137]接触插塞150sa、150sb、150c和150g可以形成为穿透第二区R2中的第一绝缘层145、盖绝缘层115和绝缘层110。接触插塞150sa、150sb、150c和150g可以分别连接到焊盘138Pa、138Pb、135P和130P。
[0138]位线BL可以形成在第一区Rl中的第一绝缘层145上，第一互连154可以形成在第二区R2中的第一绝缘层145上。位线BL可以连接到位线接触插塞152，第一互连154可以分别连接到接地选择接触插塞150g和单元接触插塞150c。
[0139]参考图14和15，第二绝缘层160可以形成在第一绝缘层145、位线BL和第一互连154上。第一上互连170a和第二上互连170b可以形成在第二绝缘层160上。第一上互连170a可以经由第一互连插塞165a和第一串选择接触插塞150sa而电连接到第一串选择焊盘138Pa。第二上互连170b可以经由第二互连插塞165b和第二串选择接触插塞150sb而电连接到第二串选择焊盘138Pb。第一和第二互连插塞165a和165b可穿透第二区R2的第二绝缘层160。
[0140]根据实施方式，提供了具有优良的可靠性的3D半导体器件。即，虚设柱可穿透在基板的第二区中构成阶梯结构的焊盘，从而与基板接触。穿透每个单元焊盘的虚设柱可穿透相邻单元焊盘之间的边界，所以每个单元焊盘和与其两侧相邻的焊盘可共用穿透每个单元焊盘的虚设柱。因为在电极结构中相邻的单元焊盘共用虚设柱，所以支撑电极结构的虚设柱的数量被最小化。此外，支撑电极结构的最小数量的虚设柱使电极结构的形状变化最小化。另外，因为在形成电极结构的置换工艺期间使用了支撑模制层叠结构的最小数量的虚设柱，所以单元焊盘的形状变化可以最小化，由此最小化或防止电极结构的劣化。
[0141]此外，穿透每个单元焊盘的虚设柱可以设置为当从平面图看时围绕连接到每个单元焊盘的单元接触插塞。因此，单元接触插塞和与其相邻的公共源极线之间的距离可以增大以使单元接触插塞与公共源极线容易地绝缘。
[0142]在此已经公开了实例实施方式，虽然采用了特定术语，但是它们仅以一般描述性含义被使用和解释，而不是为了限制。在一些情况下，如对于提交本申请时本领域普通技术人员将明显的是，结合【具体实施方式】描述的特征、特性和/或元件可以单独使用或与结合其他实施方式描述的特征、特性和/或元件组合，除非另外特别地声明。因此，本领域普通技术人员将理解，可以进行形式和细节上的各种改变而没有脱离在权利要求中阐述的本发明的精神和范围。
[0143]2015年4月I日向韩国知识产权局提交并且发明名称为“Three-Dimens1nalSemi conductor (三维半导体器件)”的韩国专利申请N0.10-2015-0046040通过引用被整体结合于此。
【主权项】
1.一种三维半导体器件，包括: 在基板上的电极结构，该基板包括第一区和第二区，该电极结构包括: 接地选择电极， 单元电极，和 串选择电极， 其中所述接地选择电极、所述单元电极和所述串选择电极分别包括接地选择焊盘、单元焊盘和串选择焊盘，该接地选择焊盘、该单元焊盘和该串选择焊盘在所述基板的所述第二区中限定阶梯结构； 穿透每个单元焊盘和在每个单元焊盘下面的所述电极结构的一部分的多个虚设柱;和 电连接到每个单元焊盘的单元接触插塞， 其中每个虚设柱穿透在相邻的单元焊盘之间的边界，以及 其中所述相邻的单元焊盘共用所述虚设柱。2.如权利要求1所述的三维半导体器件，其中: 所述电极结构在平行于所述基板的顶表面的第一方向上延伸，以及 所述虚设柱包括: 布置在所述第一方向上的一对第一虚设柱，以及 布置在所述第一方向上并且在交叉所述第一方向的第二方向上与所述一对第一虚设柱间隔开的一对第二虚设柱。3.如权利要求2所述的三维半导体器件，其中: 所述一对第一虚设柱中的一个穿透在每个单元焊盘和与每个单元焊盘相邻的上部焊盘之间的第一边界，所述一对第一虚设柱中的另一个穿透在每个单元焊盘和与每个单元焊盘相邻的下部焊盘之间的第二边界。 所述一对第二虚设柱中的一个穿透所述第一边界，所述一对第二虚设柱中的另一个穿透所述第二边界。4.如权利要求2所述的三维半导体器件，其中当从平面图看时，所述虚设柱围绕所述单元接触插塞。5.如权利要求4所述的三维半导体器件，其中: 所述第一虚设柱中的一个在第三方向上与所述第二虚设柱中的一个对准，该第三方向交叉所述第一方向和所述第二方向，以及 所述第一虚设柱中的所述一个、所述单元接触插塞和所述第二虚设柱中的所述一个在所述第三方向上彼此对准。6.如权利要求4所述的三维半导体器件，其中: 当从平面图看时，所述虚设柱分别在假想多边形的顶点处，以及 当从平面图看时，所述单元接触插塞在所述假想多边形的中心点处。7.如权利要求6所述的三维半导体器件，其中所述假想多边形是四边形。8.如权利要求2所述的三维半导体器件，其中所述单元接触插塞在所述第一虚设柱之间以在所述第一方向上与所述第一虚设柱对准。9.如权利要求8所述的三维半导体器件，其中所述单元接触插塞在所述第一方向上与另一个单元接触插塞对准，该另一个单元接触插塞电连接到与每个单元焊盘直接相邻的另一个单元焊盘。10.如权利要求8所述的三维半导体器件，其中连接到所述单元焊盘的所述单元接触插塞沿着所述第一方向布置成Z字形。11.如权利要求1所述的三维半导体器件，其中: 穿透每个单元焊盘的虚设柱的数目是四个，以及 每个单元焊盘和与每个单元焊盘的两侧相邻的焊盘共用该四个虚设柱。12.如权利要求1所述的三维半导体器件，还包括穿透所述第一区中的所述电极结构的多个竖直图案，所述虚设柱包括与所述竖直图案相同的材料。13.如权利要求12所述的三维半导体器件，其中所述虚设柱的顶表面处于与所述竖直图案的顶表面相同的水平，所述虚设柱的底表面处于与所述竖直图案的底表面相同的水平。14.如权利要求2所述的三维半导体器件，其中每个竖直图案包括: 在垂直于所述基板的顶表面的方向上延伸的竖直半导体图案;和 设置在所述竖直半导体图案和每个单元电极之间的隧道绝缘层、电荷存储层和阻挡绝缘层。15.一种三维半导体器件，包括: 在基板上的电极结构，该基板包括第一区和第二区，该电极结构包括: 接地选择电极， 单元电极，和 串选择电极，并且所述接地选择电极、所述单元电极和所述串选择电极分别包括接地选择焊盘、单元焊盘和串选择焊盘，该接地选择焊盘、该单元焊盘和该串选择焊盘在所述第二区中构成阶梯结构； 穿透在所述第一区中的所述电极结构的多个竖直图案； 穿透每个单元焊盘和在每个单元焊盘下面的所述电极结构的一部分的多个虚设柱;和 电连接到每个单元焊盘的单元接触插塞， 其中所述竖直图案包括第一竖直图案和围绕所述第一竖直图案的第二竖直图案， 其中在平面图中，所述第一竖直图案在第一假想多边形的中心点处，并且在平面图中，所述第二竖直图案分别在所述第一假想多边形的顶点处， 其中在平面图中，所述虚设柱分别设置在第二假想多边形的顶点处，以及其中所述第一假想多边形的所述顶点的数目不同于所述第二假想多边形的所述顶点的数目。16.一种三维半导体器件，包括: 在基板上的电极结构，该基板包括第一区和第二区，该电极结构包括多个单元电极； 在所述基板的所述第二区中的多个单元焊盘，所述单元焊盘与对应的单元电极一起限定阶梯结构； 穿透所述单元焊盘和在所述单元焊盘下面的所述电极结构的多个虚设柱，该虚设柱仅在相邻的单元焊盘之间的边界处;和 电连接到每个单元焊盘的单元接触插塞。17.如权利要求16所述的三维半导体器件，其中所述虚设柱在围绕所述单元接触插塞的假想多边形的顶点处。18.如权利要求17所述的三维半导体器件，其中所述单元接触插塞在所述假想多边形的中心处，所述多边形是四边形。19.如权利要求17所述的三维半导体器件，还包括在所述电极结构、所述虚设柱和所述单元接触插塞外部的公共源极区，当从平面图看时，所述单元接触插塞设置在所述电极结构的中心部分。20.如权利要求16所述的三维半导体器件，其中所述基板的所述第一区是包括穿透所述电极结构的多个竖直图案的存储区，所述虚设柱具有与所述竖直图案相同的高度并包括与所述竖直图案相同的材料。
【文档编号】H01L27/115GK106057813SQ201610203765
【公开日】2016年10月26日
【申请日】2016年4月1日 公开号201610203765.4, CN 106057813 A, CN 106057813A, CN 201610203765, CN-A-106057813, CN106057813 A, CN106057813A, CN201610203765, CN201610203765.4
【发明人】郑夛恽, 金智慧, 朴株院
【申请人】三星电子株式会社