具有离散栅极的半导体存储装置位线晶体管的制作方法
【专利摘要】本发明提供了一种半导体存储装置，包括多个扩散区域对。扩散区域对包括第一与第二扩散区域，每一扩散区域包括一位线晶体管对的源极及漏极区域及与各个扩散区域对接触的多个位线晶体管栅极对，位线晶体管对包括一第一位线晶体管及一第二位线晶体管。位线晶体管栅极对的第一位线晶体管栅极包括第一扩散区域的第一位线晶体管的栅极部分以及第二扩散区域的第一位线晶体管的栅极部分。位线晶体管栅极对的第二位线晶体管栅极包括第一扩散区域的第二位线晶体管的栅极部分及第二扩散区域的第二位线晶体管的栅极部分。
【专利说明】
具有离散栅极的半导体存储装置位线晶体管
技术领域
[0001]本发明是有关于一种半导体装置的结构，且特别是有关于一种具有离散位线晶体管栅极的改良的半导体存储装置位线晶体管结构。
【背景技术】
[0002]随着半导体技术持续在尺寸上缩小，在非挥发性存储器结构中，位线与位线的节距(pitch)逐渐变得更小。在传统的位线晶体管结构中，位线晶体管(Bit LineTransistor,BLT)造成的压降(IRdrop)与位线晶体管的宽度可呈反比，例如当单元的尺寸缩小时，位线晶体管造成的压降增加。较小的全局位线(Global Bit Line, GBL)间距可导致工艺变异区间(process window)不足的议题，例如较小的工艺变异区间及增加的親合噪声(coupling noise)。
【发明内容】
[0003]本发明的实施例因此提供一种具有离散位线晶体管栅极的半导体存储装置位线晶体管结构。在一实施例中，提供一种半导体存储装置，包括多个扩散区域对，扩散区域对包括第一与第二扩散区域。每一扩散区域包括一位线晶体管对的源极及漏极区域。半导体存储装置也包括与各个扩散区域对接触的多个位线晶体管栅极对。位线晶体管栅极对的第一位线晶体管栅极包括第一扩散区域的第一位线晶体管的栅极部分，以及第二扩散区域的第一位线晶体管的栅极部分。位线晶体管栅极对的第二位线晶体管栅极包括第一扩散区域的第二位线晶体管的栅极部分，以及第二扩散区域的第二位线晶体管的栅极部分。
[0004]在半导体存储装置的一实施例中，位线晶体管栅极包括一离散多晶层(polylayer)。在某些实施例中，半导体存储器也包括多个四条一组的导线，四条一组的导线的一第一导线与一第一扩散区域对的第一位线晶体管的栅极接点电性接触，四条一组的导线的一第二导线与一第二扩散区域对的第一位线晶体管的栅极接点电性接触，四条一组的导线的一第三导线与一第一扩散区域对的第二位线晶体管的栅极接点电性接触，四条一组的导线的一第四导线与第二扩散区域对的第二位线晶体管的栅极接点电性接触。
[0005]在半导体存储装置的一实施例中，各扩散区域的第一与第二位线晶体管包括第一与第二漏极区域及一共源极区域。在半导体存储装置的某些实施例中，第一与第二漏极区域包括多个漏极接点。在半导体存储装置的一实施例中，共源极区域包括多个源极接点。
[0006]在半导体存储装置的某些实施例中，各扩散区域的第一与第二位线晶体管包括第一与第二源极区域及一共漏极区域。在半导体存储装置的一实施例中，第一与第二源极区域包括多个源极接点。在半导体存储装置的某些实施例中，共漏极区域包括多个漏极接点。
[0007]在半导体存储装置的一实施例中，离散多晶层包括一第一端及一第二端，而离散多晶层还包括位于第一与第二端的一宽度凸部。在某些实施例中，半导体存储装置也包括至少一存储器区段，至少一存储器区段包括四个扩散区域对及四个位线晶体管栅极对。四个扩散区域对及四个位线晶体管栅极对被配置在两行及两列中。
[0008]在一实施例中，半导体存储装置也包括具有第一与第二端的多个区域位线及一第一与第二存储器区段对。第一存储器区段被配置在一第一端上且与区域位线电性接触，而第二存储器区段被配置于多个区域位线的一第二端。在半导体存储装置的某些实施例中，第一存储器区段的位线晶体管包括奇数个位线晶体管，而第二存储器区段的位线晶体管包括偶数个位线晶体管。
【附图说明】
[0009]以下参照附图总括地说明本发明，附图不需按比例绘制，其中:
[0010]图1A及图1B绘示现有的位线晶体管结构。
[0011]图1C绘示依据本发明的一实施例的位线晶体管结构。
[0012]图2A及图2B绘示依据本发明的一实施示范例的位线结构的存储器区段。
[0013]图3A及图3B绘示依据本发明的一实施例的位线晶体管接点配置。
[0014]图4绘示依据本发明之一实施例的位线晶体管多晶层。
[0015]【符号说明】
[0016]100A:位线晶体管结构
[0017]100B:位线晶体管结构
[0018]100C:位线晶体管结构
[0019]104:扩散区域
[0020]106:区域位线/区域位线
[0021]110:扩散区域
[0022]112:区域位线/区域位线
[0023]114:区域位线
[0024]116:扩散区域
[0025]118:位线晶体管栅极
[0026]202:存储器区段
[0027]216:扩散区域
[0028]218:位线晶体管栅极对
[0029]220Α、220Β:漏极接点
[0030]220C:源极接点
[0031]220D:栅极接点
[0032]222、224:栅极导线
[0033]316:扩散区域
[0034]318:位线晶体管栅极
[0035]320:接点
[0036]322:接点
[0037]324:接点
[0038]326:接点
[0039]328:接点
[0040]LBLl、LBL3、LBL5、LBL7、LBL9、LBLl1、LBL 13、LBL15、LBL 17、LBL19、LBL 21、LBL23、LBL25、LBL27、LBL29、LBL31:区域位线交会
[0041]Gl、G2、G3、G4、G5、G6、G7、G8:导线
【具体实施方式】
[0042]现在将参考附图更完整地说明本发明某些实施例，附图中绘示本发明某些而非全部实施例。本发明的各种实施例可以许多不同的形式被实施，且不应被解释成受限于于此处所提出的实施例；反之，提供这些实施例使此揭露书满足适用的法律要求。
[0043]如于说明书及于以下的权利要求中所使用，除非上下文清楚地表示，否则单数形式「一」、「一个」及「此」可表示复数。举例而言，所提到的「一存储器装置」包括多个这种存储器装置。
[0044]虽然于此采用特定的用语，但它们只以一通用且描述性的意义使用且并非为了限制的目的。除非用语已以其他方式被定义，否则本文所使用包括技术及科学用语的所有用语具有与该本领域普通技术人员所通常理解的相同意思。将更进一步理解，例如在常用字典中所定义的那些用语应被解释成具有如本领域普通技术人员所通常理解的意思。将更进一步理解，例如在常用字典中所定义的那些用语应被解释成具有与相关技艺与本发明书的上下文中，其意思相符的解释。除非在此揭露书明确地如此定义，否则这些一般使用的用语不会以一理想化的或过于正式的意义解释。
[0045]发明人已构思一种包括数个离散位线晶体管结构栅极的半导体存储装置位线晶体管结构(bit line transistor structure，BLT)。此些离散位线晶体管结构栅极可允许一较大的全局位线(global bit line，GBL)工艺操作区间、一较大的数据读取区间(readwindow)及一较小的位线晶体管结构面积(Y-direct1n)。于一固定间距下，较少的全局位线数目允许较宽的线/空间宽度，因此在光刻期间可改善金属间介电材料(Inter-MetalDielectric, IMD)填满。较大的数据读取区间也可使位线晶体管结构相比于传统的位线晶体管结构具有较少的全局位线至全局位线(GBL to GBL)親合噪声(coupling noise)。较宽的全局位线间距也可以减少寄生电容(parasitic capacitance)，以降低在读取操作期间的串音(cross-talk)。位线晶体管结构可具有可比较的，或在某些实例中更好的例如供每个位线晶体管使用之较小的压降(IRdrop)。
[0046]现有技术的位线晶体管结构
[0047]图1A及图1B绘示现有技术的位线晶体管结构。图1A说明一种32区域位线(LocalBit Line，LBL)交会位线晶体管结构100A、数个扩散区域104及数条区域位线106。位线晶体管结构100A包括十六个扩散区域104，每个扩散区域104包括两个位线晶体管的源极及漏极区域。此些扩散区域104可设置于单一列中的两组八个扩散区域内。两群八个扩散区域104可被两条区域位线106连接。区域位线106可包括各个位线晶体管的栅极区域。
[0048]位线晶体管结构100A配置可包括一狭窄的扩散区域104宽度，使位线晶体管的面积具有一较小的整体尺寸，但也可以包括一显著的压降。
[0049]图1B说明一种32区域位线交会位线晶体管结构100B、数个扩散区域110及数条区域位线112。位线晶体管结构100B包括十六个扩散区域110，每个扩散区域110包括两个位线晶体管的源极及漏极部分。此些扩散区域110可于区域位线112的每一端，以四个成一行的两行，设置于两组八个扩散区域中。每一个两组八个扩散区域的四列的两个扩散区域110可被两条区域位线112连接。此些区域位线可包括各个位线晶体管的栅极部分。
[0050]位线晶体管结构100B可具有一比位线晶体管结构100A更宽的扩散宽度，导致一较低的压降，但也具有一显著较大的位线晶体管结构面积。
[0051]具有离散多晶栅极(discrete poly gate)的位线晶体管结构
[0052]图1C绘示依据本发明的一实施例的位线晶体管结构。位线晶体管结构100C可以是一种32区域位线交会位线晶体管结构，包括区域位线114、数个扩散区域116及数个位线晶体管栅极118。位线晶体管结构100C可包括十六个扩散区域116，每个扩散区域116包括两个位线晶体管的源极及漏极区域。此些扩散区域116可于区域位线114的每一端被配置为四个扩散区域对。此些扩散区域116可更进一步被配置在两行中。每一个扩散区域116对可被两个位线晶体管栅极118，例如位线晶体管栅极对连接。此些位线晶体管栅极可包括各个位线晶体管的栅极部分。此些位线晶体管栅极118可以是一离散多晶层(discretepoly layer)，例如掺入一源极/漏极注入的周边装置的多晶。
[0053]位线晶体管结构100C可具有一比位线晶体管结构100A更宽的扩散区域宽度，可导致可与位线晶体管结构100B的压降相比的压降。位线晶体管结构100C也可具有一比位线晶体管结构100B更小的位线晶体管面积。
[0054]位线结构的范例存储器区段
[0055]图2A及图2B绘示依据本发明的一实施的位线结构的存储器区段。存储器区段202可以是一扩散区域及位线晶体管栅极群组，类似于在图1C中所讨论的扩散区域116及位线晶体管栅极118群组。位线晶体管结构可包括位于区域位线114的每一端，例如位于对向端的第一与第二存储器区段202。第一存储器区段202可包括奇数位线的控制，而第二存储器区段可包括偶数位线的控制。图2A说明与奇数位线相关的存储器区段202的一部分的放大视图，包括区域位线交会LBLl、LBL3、LBL5、LBL7、LBL9、LBLl1、LBL 13、LBL15、LBL 17、LBL19、LBL 21、LBL23、LBL25、LBL27、LBL29 及 LBL31。同样地，第二存储器段可包括偶数的区域位线交点LBLO至LBL30。
[0056]此些扩散区域216可具有配置于扩散区域的每一端的位线晶体管的漏极接点220A及220B。一源极接点220C可设置于扩散区域216的相对中心内，介于两个漏极区域之间。虽然这个说明书提及位线晶体管结构，于其中每个扩散区域具有两个漏极区域及一共源极区域，本领域技术人员将理解到位线晶体管结构可另外具有扩散区域，这些扩散区域包括两个源极区域与一共漏极区域。
[0057]数个离散多晶位线晶体管栅极对218可与扩散区域216接触。此些位线晶体管栅极对218可设置于扩散区域中，实质上在扩散区域的源极区域与漏极区域之间。位线晶体管栅极对218可包括一栅极接点220D。
[0058]图2B绘示具有栅极导线222及224的图2A的存储器区段。栅极导线可以是一金属层，例如铝铜、铜、双金属镶嵌等等。栅极导线可被配置以提供栅偏压(gating bias)至各个位线晶体管。栅极导线222、224可设置成四条一组，例如四条一组的导线Gl?G4及G5?G8。栅极导线Gl可与第二扩散区域216对的第一位线晶体管的栅极接点220D电性接触，并与LBL 23及31关联(associated with)。栅极导线G2可与第一扩散区域216对的第一位线晶体管的栅极接点220D电性接触，并与LBL 7及LBL 15关联。第三栅极导线G3可与第二扩散区域216对的第二位线晶体管的栅极接点220D电性接触，并与LBL 21及29关联。第四栅极导线G4可与第一扩散区域216对的第二位线晶体管的栅极接点220D电性接触，并与LBL 5及LBL 13关联。栅极导线G5?G8可同样地被配置且与LBL 1、3、9、11、
17、19、27 及 25 关联。
[0059]范例位线晶体管接点配置
[0060]图3A及图3B绘示依据本发明的一实施例的位线晶体管接点配置。每个描绘出的扩散区域316对包括位于每一端的一漏极区域及位于相对中心的一源极区域。位线晶体管栅极318对与扩散区域对的第一与第二扩散区域316接触，此扩散区域对介于每一个漏极区域与共源极之间。位线晶体管源极及漏极区域可具有一个、两个或三个接点。如图3A所示，每个漏极区域包括两个接点320，每个共源极区域包括一个接点322，而位线晶体管栅极包括一个接点324。如图3B所示，每个共源极区域包括两个接点328，每个漏极区域包括一个接点326，而位线晶体管栅极包括一个接点324。
[0061 ] 范例位线晶体管栅极多晶层
[0062]图4绘示依据本发明的一实施例的位线晶体管多晶层。在所绘的实施例中，位线晶体管栅极多晶层可包括位于第一与第二端的宽度凸部。较宽的多晶层可具有少许的光刻兼容(litho-friendly)困难，改善多晶层线端缩短(line-end shortening)问题。
[0063]具有离散位线晶体管栅极的半导体存储装置位线晶体管结构可缩小位线晶体管面积，降低全局位线至全局位线(GBL to GBL)耦合噪声，允许放大的数据读取区间及放大的全局位线工艺操作区间。此外，具有离散位线晶体管栅极的位线晶体管结构的制造不需要额外的屏蔽层或工艺，且由于位线晶体管面积缩小最小化面积的间接成本，可减少模具成本。
[0064]本领域普通技术人员将想到，于此提出的本发明的多数修改及其他实施例，具有上述说明及相关附图中所提供的教导的益处。因此，应理解本发明并非受限于所揭露的具体实施例，且修改及其他实施例包括于以下的权利要求的范畴内。
[0065]此外，虽然上述说明及相关附图描述在元件及/或功能的某些例示组合的上下文中的实施例，但应可理解到元件及/或功能的不同组合，可在不违背权利要求的范畴下由替代实施例所提供。于此，举例而言，不同于上面详述的元件及/或功能的组合，也被考虑为可在某些权利要求中提出。虽然于此采用特定的用语，但它们仅以一通用且描述性的意义使用，不具有限制的目的。
【主权项】
1.一种半导体存储装置，其特征在于，包括: 多个扩散区域对，包括第一与第二扩散区域，其中各该扩散区域包括一位线晶体管对的源极及漏极区域，该位线晶体管对包括一第一位线晶体管及一第二位线晶体管； 多个位线晶体管栅极对，与各个该些扩散区域对接触，其中该些位线晶体管栅极对的一第一位线晶体管栅极包括该第一扩散区域的第一位线晶体管的一栅极部分，以及该第二扩散区域的第一位线晶体管的一栅极部分，其中该些位线晶体管栅极对的一第二位线晶体管栅极包括该第一扩散区域的该第二位线晶体管的一栅极部分，以及该第二扩散区域的该第二位线晶体管的一栅极部分。2.根据权利要求1所述的半导体存储装置，其中该些位线晶体管栅极包括一离散多晶层。3.根据权利要求1所述的半导体存储装置，其特征在于，还包括: 多个四条一组的导线，其中该些四条一组的导线的一第一导线与一第一扩散区域对的第一位线晶体管的一栅极接点电性接触，该些四条一组的导线的一第二导线与一第二扩散区域对的第一位线晶体管的一栅极接点电性接触，该四条一组的导线的一第三导线与一第一扩散区域对的第二位线晶体管的一栅极接点电性接触，且该四条一组的导线的一第四导线与该些第二扩散区域对的第二位线晶体管的一栅极接点电性接触。4.根据权利要求1所述的半导体存储装置，其中各该扩散区域的该第一与第二位线晶体管分别包括一第一漏极区域、一第二漏极区域及一共源极区域。5.根据权利要求4所述的半导体存储装置，其中该第一与第二漏极区域包括多个漏极接点。6.根据权利要求4所述的半导体存储装置，其中该共源极区域包括多个源极接点。7.根据权利要求1所述的半导体存储装置，其中各该扩散区域的该第一与第二位线晶体管分别包括一第一漏极区域、一第二源极区域及一共漏极区域。8.根据权利要求7所述的半导体存储装置，其中该第一与第二源极区域包括多个源极接点。9.根据权利要求7所述的半导体存储装置，其中该共漏极区域包括多个漏极接点。10.根据权利要求2所述的半导体存储装置，其中该离散多晶层包括一第一端及一第二端，其中该离散多晶层还包括位于该第一与第二端的一宽度凸部。11.根据权利要求1所述的半导体存储装置，其特征在于，还包括: 至少一存储器区段，包括: 四个扩散区域对及四个位线晶体管栅极对， 其中该四个扩散区域及四个位线晶体管栅极对被配置在两行及两列中。12.根据权利要求11所述的半导体存储装置，其特征在于，还包括: 多个区域位线，具有一第一与第二端；及 一第一与第二存储器区段对，其中该第一存储器区段被配置在该些区域位线的一第一端，并与该些区域位线电性接触，且该第二存储器区段被配置于该些区域位线的一第二端。13.根据权利要求12所述的半导体存储装置，其中该第一存储器区段的位线晶体管包括奇数位线晶体管，而该第二存储器区段的位线晶体管包括偶数位线晶体管。
【文档编号】G11C16/24GK106057811SQ201510340323
【公开日】2016年10月26日
【申请日】2015年6月18日
【发明人】蔡亚峻, 黄兰婷, 郭乃萍, 苏俊联
【申请人】旺宏电子股份有限公司