晶片的封装单元堆迭模组的制作方法
【技术领域】
[0001]本实用新型涉及晶片封装单元的垂直堆迭，特别是有关于以铜金属柱(copperPillars)做为晶片封装单元三维堆迭的封装基材相互之间的电性连接单元。
【背景技术】
[0002]常见的晶片垂直堆迭，多是采用直通娃穿孔(Through Silicon Via)技术作为连接单元；这种TSV技术的制程复杂且昂贵，一种制程简单且便宜的取代TSV的技术，急需被开发。
【实用新型内容】
[0003]针对现有技术的上述不足，根据本实用新型的实施例，希望提供一种可以达到高效能、I/O高密度封装、低制作成本，以及小面积封装的封装单元堆迭模组。
[0004]根据实施例，本实用新型提供的一种晶片的封装单元堆迭模组，其创新点在于，包含第一封装基材、第一上层电路和第一复数个上层金属柱，第一上层电路设置于第一封装基材上方；第一复数个上层金属柱设置于第一封装基材上方，电性耦合于第一上层电路。
[0005]根据一个实施例，本实用新型前述晶片的封装单元堆迭模组中，进一步包含第二封装基材、第二下层电路和第二复数个下层金属柱，第二下层电路设置于第二封装基材下方；第二复数个下层金属柱设置于第二封装基材下方，电性耦合于第二下层电路；第二封装基材垂直堆迭于第一封装基材的上方；第二复数个下层金属柱分别对应于第一复数个上层金属柱。
[0006]根据一个实施例，本实用新型前述晶片的封装单元堆迭模组中，进一步包含第二上层电路和第二复数个上层金属柱，第二上层电路设置于第二封装基材上方；第二复数个上层金属柱设置于第二封装基材上方，电性耦合于第二上层电路。
[0007]根据一个实施例，本实用新型前述晶片的封装单元堆迭模组中，进一步包含第一晶片和第二晶片，第一晶片设置于第一封装基材上面；第二晶片设置于第二封装基材上面；第一晶片与第二晶片中的一个晶片是记忆体晶片，另外一个晶片是控制晶片，用以控制记忆体晶片。
[0008]根据实施例，本实用新型提供的一种记忆体模组，其创新点在于，包含第一封装基材、第一上层电路、第一复数个上层金属柱、控制晶片、第二封装基材、第二下层电路、第二复数个下层金属柱和第一记忆体晶片，第一上层电路设置于第一封装基材上方；第一复数个上层金属柱设置于第一封装基材上方，电性耦合于第一上层电路；控制晶片安置于第一封装基材上方，电性耦合于第一上层电路；第二下层电路设置于第二封装基材下方；第二复数个下层金属柱设置于第二封装基材下方，电性耦合于第二下层电路；第一记忆体晶片安置于第二封装基材上方；第二封装基材设置于第一封装基材上方；第二复数个下层金属柱分别对应于第一复数个上层金属柱。
[0009]根据一个实施例，本实用新型前述记忆体模组中，进一步包含第二上层电路、第二复数个上层金属柱、第三封装基材、第三下层电路和第三复数个下层金属柱，第二上层电路设置于第二封装基材上方，电性耦合于第一记忆体晶片；第二复数个上层金属柱设置于第二封装基材上方，电性耦合于第二上层电路；第三下层电路设置于第三封装基材下方；第三复数个下层金属柱设置于第三封装基材下方，电性耦合于所述之第三下层电路；第三封装基材垂直堆迭于第二封装基材上方；第三复数个下层金属柱分别对应于第二复数个上层金属柱。
[0010]根据一个实施例，本实用新型前述记忆体模组中，进一步包含第二记忆体晶片，第二记忆体晶片设置于第三封装基材上方。
[0011]根据一个实施例，本实用新型前述记忆体模组中，控制晶片设置于第一封装基材与第二封装基材之间。
[0012]根据一个实施例，本实用新型前述记忆体模组中，第二下层电路经由第二封装基材的镀通孔，电性耦合于第二上层电路；第三下层电路经由第三封装基材的镀通孔，电性耦合于第三上层电路。
[0013]本实用新型所揭露的铜金属柱连接技艺，可以使用于逻辑晶片封装基材与记忆体晶片封装单元的封装基材之间的垂直堆迭的连接；采用此一铜金属柱连接技艺，可以达到高效能、I/O高密度封装、低制作成本、以及小面积封装…等效果。本实用新型的记忆体晶片是以动态随机记忆体(DRAM)晶片作为范例，可以使用本实用新型的记忆体晶片包含动态随机记忆体(dynamic random access memory, DRAM)晶片、移动式动态随机记忆体(mobile DRAM)晶片、低功率双倍资料传输率(low power DDR, LPDDR)晶片、高频宽记忆体(HBM chip)晶片、混合记忆体模块(hybrid memory cube, HMC)晶片、第二代加宽输出入汇流排(wide 1/0 2)晶片…等记忆体。
【附图说明】
[0014]图1是本实用新型封装单元的结构示意图。
[0015]图2是本实用新型的堆迭模组实施例一的结构示意图。
[0016]图3A-3B是图2局部区域放大图。
[0017]图4A-4B是本实用新型的两种堆迭模组的结构示意图。
[0018]图5是本实用新型的堆迭模组另一实施例的结构示意图。
[0019]图6-13是本实用新型的铜金属柱制程工艺图。
[0020]图14是本实用新型下层铜金属柱的结构示意图。
[0021]图15是封装基材垂直堆迭的结构示意图。
[0022]其中:10为垂直堆迭模组;100，100a, 100b, 100c为封装单元;120，121，122为封装基材；125，125B为铜金属柱；140为晶片；145为连接金属；150为封装胶体；153为锡/银；154为OSP保护层；20为封装模组；200为封装单元；210为逻辑晶片；215，225为锡铅球；220为封装基材；230为铜金属柱；320为封装基材；342为焊垫；344为锡铅球；346为铜金属柱；350为封装胶体；40A，40B为垂直堆迭模组；410为封装基材；415为锡铅球；420为封装单元；450为垂直堆迭模组；455a，455b 455c为封装单元；50为核心基材；50P为焊垫；51为介电材料；52为种晶层；55T为上层电路、55B为下层电路；56为镀通孔；PR为光阻；SR为抗焊漆。
【具体实施方式】
[0023]下面结合附图和具体实施例，进一步阐述本实用新型。这些实施例应理解为仅用于说明本实用新型而不用于限制本实用新型的保护范围。在阅读了本实用新型记载的内容之后，本领域技术人员可以对本实用新型作各种改动或修改，这些等效变化和修改同样落入本实用新型权利要求所限定的范围。
[0024]附图1-14中，各元件之间并未依据相对大小绘制，且图示仅是举例说明，围。本实用新型以下实施例中，铜金属柱(copper pillar)作为两组晶片封装单元垂直堆迭模组之间的电性连接，提供高密度输出入接点的电性连接，是一种制作成本低、封装体积小、节省能源的创新技艺。
[0025]实施例之一为多个记忆体晶片封装单元垂直堆迭模组；实施例之二为记忆体晶片封装单元与控制晶片封装单元垂直堆迭模组；实施例之三为多个记忆体晶片封装单元垂直堆迭模组与控制晶片封装单元并排安置于封装基材上方。
[0026]图1显示本实用新型的封装单元。
[0027]图1显示本实用新型的封装单元100，其系包含记忆体晶片140安置于封装基材120上方；记忆体晶片140的下方设置有连接金属145电性耦合至封装基材120上的电路。封装基材120的下方，设置有铜金属柱(copper pillar) 125 ;铜金属柱125的上端电性親合至封装基材120的电路；封装基材120上的电路经由连接金属145电性耦合至记忆体晶片140的电路。铜金属柱125的下端，可以用来电性耦合至下方封装单元的电路(图1未表示)。记忆体晶片140可以磨薄，降低整体封装单元的高度；封装胶体150封装晶片140于封装基材120上。
[0028]图2显示本实用新型的堆迭模组实施例一。
[0029]图2显示一个垂直堆迭模组10，包含逻辑晶片封装单元200设置于底部，其包含逻辑晶片210以及封装基材220 ;逻辑晶片210以锡铅球215电性连接至封装基材220 ;封装基材220下方设置有锡铅球225，用以将整个垂直堆迭模组10，连接至外部的母板电路板(图中未标示)。
[0030]图2显示三个记忆体封装单元100a、10b和10c的垂直堆迭模组，第一个记忆体封装单元10a具有第一个记忆体晶片Ma设置于第一封装基材上；第二个记忆体封装单元10b具有第二个记忆体晶片Mb设置于第二封装基材上；第三个记忆体封装单元10c具有第三个记忆体晶片Mc设置于第三封装基材上。第一封装基材下方以铜金属柱230作为电性连接单元，然后垂直堆迭在逻辑晶片封装基材220上方，第二封装基材下方以铜金属柱230作为电性连接单元，然后垂直堆迭在第一封装基材上方，第三封装基材下方以铜金属柱230作为电性连接单元，然后垂直堆迭在第二封装基材上方。铜金属柱230提供上方封装基材的电路与下方封装基材的电路之间的电性连接。
[0031]图3A-3B显示图2局部区域放大图。
[0032]图3A-3B显示图2中区域3的放大图，图中显示晶片下方设置有铜金属柱346，封装基材320上方设置有焊垫342，锡铅球344连接上面的铜金属柱346与下面焊垫342。
[0033]图3A显示焊垫342部