专利名称：升压电路以及集成电路的制作方法
技术领域：
本发明涉及电路设计领域，更具体地说，本发明涉及ー种升压电路以及采用了该升压电路的集成电路。
背景技术：
在现代电路设计中，在很设计应用中，需要控制电压的上升时间。相应地，已经提出了一种用于控制电压的上升时间的升压电路(ramp up circuit,有时也称为自举电路)。图I示意性地示出了根据现有技术的升压电路的结构示图。其中，图I所示的升压电路用于通过控制NMOS和PMOS栅极上的电压上升时间，来控制输出电压VEE的上升时间。如图I所示，根据现有技术的升压电路包括 第一 PMOS晶体管PMl、第二 PMOS晶体管PM2、第一恒流源2 (作为电源控制电路的具体示例)、第一 NMOS晶体管匪I、第一电容器Cl。其中，第一 PMOS晶体管PMl的源极和第二 PMOS晶体管PM2的源极互联，并且连接至电荷泵I的输出端。第一 PMOS晶体管PMl的栅极和第二 PMOS晶体管PM2的栅极互联，并且连接至第一 PMOS晶体管PMl的漏极和第一恒流源2 ;第一恒流源2的另一端接地。第ニ PMOS晶体管PM2的漏极连接至第一 NMOS晶体管匪I的栅极，并且第二 PMOS晶体管PM2的漏极还连接至第一电容器Cl的第一端，第一电容器Cl的第二端接地；第一 NMOS晶体管匪I的源极连接至电荷泵I的输出端；第一 NMOS晶体管匪I的漏极作为图I所示的升压电路的输出端。图2示意性地示出了根据现有技术的升压电路的信号曲线图。电荷泵I输出的是在一段时间之后稳定为特定的期望输出电压值VE (例如8V)的电压信号。如图2所示，为了实现期望输出电压值VE，电荷泵I的输出电压HVl必须等于等于期望输出电压值VE与第一 NMOS晶体管匪I的阈值电压Vt之和，从而才能使得第一 NMOS晶体管匪I的栅极上的电压Vramp上的电压值等于期望输出电压值VE与第一 NMOS晶体管匪I的阈值电压Vt之和，由此输出电压VEE才能在经过第一 NMOS晶体管匪I的电压降之后得到期望输出电压值VE。因此，对于期望输出电压值VE，需要输出电压值为(VE+Vt)的电荷泵，从而无形中増大了电路要求，而且在某些高度集成的电路中，不能承受太高的电压，从而使得图I所示的用于控制电压上升时间的升压电路无法实现。
发明内容
本发明所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种能够降低电压大小要求的升压电路以及采用了该升压电路的集成电路。根据本发明的第一方面，提供了ー种升压电路，其包括第一 PMOS晶体管、第二PMOS晶体管、第一电源控制电路、第一 NMOS晶体管、第一电容器；其中，第一 PMOS晶体管的源极和第二PMOS晶体管的源极互联，并且连接至电荷泵的输出端；第一PMOS晶体管的栅极和第二 PMOS晶体管的栅极互联，并且连接至第一 PMOS晶体管的漏极和第一电源控制电路；第一电源控制电路的另一端接地；第二 PMOS晶体管的漏极连接至第一 NMOS晶体管的栅极，并且第二 PMOS晶体管的漏极还连接至第一电容器的第一端，第一电容器的第二端接地；第一 NMOS晶体管的源极连接至电荷泵的输出端；并且，所述升压电路进一歩包括第八PMOS晶体管；其中，第八PMOS晶体管的源极和漏极分别连接至第一 NMOS晶体管的源极和漏扱。优选地，上述升压电路进ー步包括栅极和漏极互连的第三PMOS晶体管、栅极和漏极互连的第四PMOS晶体管、栅极和漏极互连的第五PMOS晶体管；其中，第三PMOS晶体管的源极与第一电容器的第一端相 连，第三PMOS晶体管的漏极与第四PMOS晶体管的源极相连，第四PMOS晶体管的漏极与第五PMOS晶体管的源极相连，第五PMOS晶体管的漏极接地。优选地，上述升压电路进ー步包括电压比较器，其中电压比较器的正输入端连接至第五PMOS晶体管的源扱，电压比较器的负输入端连接至一个參考电压。优选地，在上述升压电路中，參考电压的取值介于0. 5V-1. 5V之间。优选地，上述升压电路进ー步包括^APMOS晶体管和第七PMOS晶体管；其中，第六PMOS晶体管的源极和第七PMOS晶体管的源极均连接至电荷泵的输出端；第六PMOS晶体管的栅极接地；第七PMOS晶体管的栅极和漏极互连，并连接至第六PMOS晶体管的漏扱。优选地，上述升压电路进ー步包括启动NMOS晶体管、第二 NMOS晶体管、第三NMOS晶体管以及第ニ电源控制电路；其中，启动NMOS晶体管的栅极接电压比较器输出的使能信号，启动NMOS晶体管的源极连接至第二电容器的第一端，启动NMOS晶体管的漏极连接至第三NMOS晶体管的源扱，第三NMOS晶体管的漏极接地；第三NMOS晶体管的栅极连接至第二 NMOS晶体管的栅极，第二 NMOS晶体管的源极连接至第二电源控制电路，第二 NMOS晶体管的漏极接地。优选地，在上述升压电路中，所述第一电源控制电路和所述第二电源控制电路是恒流源或者采用RC延时控制的电压源。优选地，在上述升压电路中，所述第一电源控制电路和所述第二电源控制电路是恒流源，并且所述电流源包括时钟产生电路、占空比调制电路、參考源产生电路、第一电流源NMOS晶体管、第二电流源NMOS晶体管、以及第三电流源NMOS晶体管；其中，时钟产生电路的输出端连接至占空比调制电路的输入端，占空比调制电路的输出端连接至第一电流源NMOS晶体管的栅极，參考源产生电路的输出连接至第一电流源NMOS晶体管的漏极，第一电流源NMOS晶体管的源极连接至第二电流源NMOS晶体管的漏极，第二电流源NMOS晶体管的栅极和源极相连并接地，第三电流源NMOS晶体管的栅极连接至第二电流源NMOS晶体管的栅极，并且第三电流源NMOS晶体管的源极接地。根据本发明的第二方面，提供了一种采用了根据本发明的第一方面所述的升压电路的集成电路。在根据本发明的升压电路和集成电路中，通过提供包括其源极和漏极分别连接至第一 NMOS晶体管的源极和漏极的的第八PMOS晶体管的附件电路，降低了升压电路的电压大小要求。
结合附图，并通过參考下面的详细描述，将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征，其中图I示意性地示出了根据现有技术的升压电路的结构示图。图2示意性地示出了根据现有技术的升压电路的信号曲线图。图3示意性地示出了根据本发明实施例的升压电路的结构示图。图4示意性地示出了根据本发明实施例的升压电路的信号曲线图。图5示意性地示出了根据本发明实施例的升压电路的中采用的电流源的具体结构示例。需要说明的是，附图用于说明本发明，而非限制本发明。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。
具体实施例方式为了使本发明的内容更加清楚和易懂，下面结合具体实施例和附图对本发明的内容进行详细描述。图3示意性地示出了根据本发明实施例的升压电路的结构示图。同样，图3所示的升压电路用于通过控制NMOS和PMOS栅极上的电压上升时间，来控制输出电压VEE的上升时间。如图3所示，与图I所示的根据现有技术的升压电路相同的是，根据本发明实施例的升压电路也包括第一 PMOS晶体管PM1、第二 PMOS晶体管PM2、第一恒流源2、第一 NMOS晶体管匪I、第一电容器Cl。其中，第一 PMOS晶体管PMl的源极和第二 PMOS晶体管PM2的源极互联，并且连接至电荷泵I的输出端。第一 PMOS晶体管PMl的栅极和第二 PMOS晶体管PM2的栅极互联，并且连接至第一 PMOS晶体管PMl的漏极和第一恒流源2 ;第一恒流源2的另一端接地。第ニ PMOS晶体管PM2的漏极连接至第一 NMOS晶体管匪I的栅极，并且第二 PMOS晶体管PM2的漏极还连接至第一电容器Cl的第一端，第一电容器Cl的第二端接地；第一 NMOS晶体管匪I的源极连接至电荷泵I的输出端 ，第一 NMOS晶体管匪I的漏极作为图2所示的升压电路的输出端。与图I所示的根据现有技术的升压电路不同的是，根据本发明实施例的升压电路进ー步包括第八PMOS晶体管PM8和第二电容器C2 ;其中，第八PMOS晶体管PM8的源极和漏极分别连接至第一 NMOS晶体管匪I的源极和漏极；并且第八PMOS晶体管PM8的栅极连接至第二电容器C2的第一端，第二电容器C2的第二端接地。 而且，根据本发明实施例的升压电路进ー步包括栅极和漏极互连的第三PMOS晶体管PM3、栅极和漏极互连的第四PMOS晶体管PM4、栅极和漏极互连的第五PMOS晶体管PM5 ;其中，第三PMOS晶体管PM3的源极与第一电容器Cl的第一端相连，第三PMOS晶体管PM3的漏极与第四PMOS晶体管PM4的源极相连，第四PMOS晶体管PM4的漏极与第五PMOS晶体管PM5的源极相连，第五PMOS晶体管PM5的漏极接地。并且，根据本发明实施例的升压电路进一歩包括电压比较器3，其中电压比较器3的正输入端连接至第五PMOS晶体管PM5的源扱，电压比较器3的负输入端连接至ー个參考电压Vref ;其中，參考电压Vref的作用是判断Vrampl的电压达到指定的值。在ー个具体示例中，參考电压Vref的取值例如可以是0. 5V-1. 5V。电压比较器3输出ー个使能信号EN，在下文将描述使能信号EN的连接关系。此外，根据本发明实施例的升压电路进ー步包括第六PMOS晶体管PM6和第七PMOS晶体管PM7 ;其中，第六PMOS晶体管PM6的源极和第七PMOS晶体管PM7的源极均连接至电荷泵I的输出端；第六PMOS晶体管PM6的栅极接地；第七PMOS晶体管PM7的栅极和漏极互连，并连接至第六PMOS晶体管PM6的漏极。并且，根据本发明实施例的升压电路进ー步包括启动NMOS晶体管NME、第二NMOS晶体管匪2、第三NMOS晶体管匪3以及第二恒流源4 (作为电源控制电路的具体示例)。其中，启动NMOS晶体管NME的栅极接电压比较器3输出的使能信号EN，启动NMOS晶体管NME的源极连接至第二电容器C2的第一端，启动NMOS晶体管NME的漏极连接至第三NMOS晶体管NM3的源极，第三NMOS晶体管NM3的漏极接地。第三NMOS晶体管NM3的栅极连接至第 ニ NMOS晶体管匪2的栅极，第二 NMOS晶体管匪2的源极连接至第二恒流源4，第二 NMOS晶体管匪2的漏极接地。需要说明的是，MOS晶体管的栅极上的电源控制电路可以用恒流源(第一恒流源2和第二恒流源4)实现，也可以是采用RC延时控制的电压源来实现，图3所示的实施例中采用恒流源来实现的示例。在图3所示的根据本发明实施例的升压电路中，通过提供包括源极和漏极分别连接至第一 NM0s晶体管的源极和漏极的第八PMOS晶体管PM8的附件电路，降低了升压电路的电压大小要求。图4示意性地示出了根据本发明实施例的升压电路的信号曲线图。图4中示出了具体的电压值大小，具体地说，其中示出了期望输出电压值VE等于8V、第一 NMOS晶体管匪I的阈值电压Vt等于0. 5V的情况。同样，电荷泵I输出的是在一段时间之后稳定为特定的期望输出电压值VE (具体地，在图4所示的示例中，VE = SV)的电压信号。如图2所示，为了实现期望输出电压值VE = 8V，电荷泵I的输出电压HVl仅仅需要满足HVI = VE = 8V ；由此，第一 NMOS晶体管匪I的栅极上的电压Vrampl上的电压值在一段时间之后同样等于期望输出电压值VE(SV)。启动NMOS晶体管NME的源极上的电压值Vramp2比第一 NMOS晶体管匪I的栅极上的电压Vrampl上的电压值先打到期望输出电压值VE (8V)，但是在第一 NMOS晶体管匪I的栅极上的电压Vrampl上的电压值即将达到期望输出电压值VE(SV)之前(在图4所示的示例中，在Vrampl = 7. 5V时)，启动NMOS晶体管NME的源极上的电压值Vramp2开始下降。最后，输出电压VEE首先快速上升一小段时间(第一竖直虚线与第二竖直虚线之间的时间段)，然后缓慢升一小时间(第二竖直虚线与第三竖直虚线之间的时间段)，最后再提速上升至期望输出电压值VE (8V)。由此，通过使用根据本发明实施例的升压电路，无需为了实现期望输出电压值VE而提供大于输出电压值VE的初始更高电压(即，VE+Vt)，从而实际上提供一种能够降低电压大小要求的升压电路。图5示意性地示出了根据本发明实施例的升压电路的中采用的电流源的具体结构示例。也就是说，在图5所示的实施例中，所述第一电源控制电路和所述第二电源控制电路是恒流源。
如图5所示，根据本发明实施例的升压电路可以采用的电流源包括时钟产生电路51、占空比调制电路52、參考源产生电路53、第一电流源NMOS晶体管匪51、第二电流源NMOS晶体管匪52、以及第三电流源匪OS晶体管匪53。
其中，时钟产生电路51的输出端连接至占空比调制电路52的输入端，占空比调制电路52的输出端连接至第一电流源NMOS晶体管匪51的栅极，參考源产生电路53的输出连接至第一电流源NMOS晶体管匪51的漏极，第一电流源NMOS晶体管匪51的源极连接至第二电流源NMOS晶体管匪52的漏极，第二电流源NMOS晶体管匪52的栅极和源极相连并接地，第三电流源NMOS晶体管匪53的栅极连接至第二电流源NMOS晶体管匪52的栅极，并且第三电流源NMOS晶体管匪53的源极接地。其中，第三电流源NMOS晶体管匪53的漏极上的电流Iout作为输出电流。根据本发明的另一优选实施例，还提供了一种采用了上述升压电路的集成电路。可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述掲示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
权利要求
1.ー种升压电路，其特征在于包括第一 PMOS晶体管、第二 PMOS晶体管、第一电源控制电路、第一 NMOS晶体管、第一电容器；其中，第一 PMOS晶体管的源极和第二 PMOS晶体管的源极互联，并且连接至电荷泵的输出端；第一PMOS晶体管的栅极和第二PMOS晶体管的栅极互联，并且连接至第一 PMOS晶体管的漏极和第一电源控制电路；第一电源控制电路的另一端接地；第二 PMOS晶体管的漏极连接至第一 NMOS晶体管的栅极，并且第二 PMOS晶体管的漏极还连接至第一电容器的第一端，第一电容器的第二端接地；第一 NMOS晶体管的源极连接至电荷泵的输出端；并且，所述升压电路进一歩包括第八PMOS晶体管；其中，第八PMOS晶体管的源极和漏极分别连接至第一 NMOS晶体管的源极和漏扱。
2.根据权利要求I所述的升压电路，其特征在于进一歩包括栅极和漏极互连的第三PMOS晶体管、栅极和漏极互连的第四PMOS晶体管、栅极和漏极互连的第五PMOS晶体管；其中，第三PMOS晶体管的源极与第一电容器的第一端相连，第三PMOS晶体管的漏极与第四PMOS晶体管的源极相连，第四PMOS晶体管的漏极与第五PMOS晶体管的源极相连，第五PMOS晶体管的漏极接地。
3.根据权利要求I或2所述的升压电路，其特征在于进一歩包括电压比较器，其中电压比较器的正输入端连接至第五PMOS晶体管的源扱，电压比较器的负输入端连接至ー个參考电压。
4.根据权利要求3所述的升压电路，其特征在于，參考电压的取值介于0.5V-1. 5V之间。
5.根据权利要求I或2所述的升压电路，其特征在于进一歩包括第六PMOS晶体管和第七PMOS晶体管；其中，第六PMOS晶体管的源极和第七PMOS晶体管的源极均连接至电荷泵的输出端；第六PMOS晶体管的栅极接地；第七PMOS晶体管的栅极和漏极互连，并连接至第六PMOS晶体管的漏极。
6.根据权利要求3所述的升压电路，其特征在于进一歩包括启动NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管以及第ニ电源控制电路；其中，启动NMOS晶体管的栅极接电压比较器输出的使能信号，启动NMOS晶体管的源极连接至第二电容器的第一端，启动NMOS晶体管的漏极连接至第三NMOS晶体管的源极，第三NMOS晶体管的漏极接地；第三NMOS晶体管的栅极连接至第二 NMOS晶体管的栅极，第二 NMOS晶体管的源极连接至第二电源控制电路，第二 NMOS晶体管的漏极接地。
7.根据权利要求I或2所述的升压电路，其特征在于，所述第一电源控制电路和所述第ニ电源控制电路是恒流源或者采用RC延时控制的电压源。
8.根据权利要求I或2所述的升压电路，其特征在于，所述第一电源控制电路和所述第二电源控制电路是恒流源，并且所述电流源包括时钟产生电路、占空比调制电路、參考源产生电路、第一电流源NMOS晶体管、第二电流源NMOS晶体管、以及第三电流源NMOS晶体管；其中，时钟产生电路的输出端连接至占空比调制电路的输入端，占空比调制电路的输出端连接至第一电流源NMOS晶体管的栅极，參考源产生电路的输出连接至第一电流源NMOS晶体管的漏极，第一电流源NMOS晶体管的源极连接至第二电流源NMOS晶体管的漏极，第二电流源NMOS晶体管的栅极和源极相连并接地，第三电流源NMOS晶体管的栅极连接至第二电流源NMOS晶体管的栅极，并且第三电流源NMOS晶体管的源极接地。
9.一种采用了根据权利要求I至8之一所述的升压电路的集成电路。
全文摘要
本发明提供了一种升压电路以及集成电路。根据本发明实施例的升压电路包括第一PMOS晶体管、第二PMOS晶体管、第一电源控制电路、第一NMOS晶体管、第一电容器。其中，第一PMOS晶体管的源极和第二PMOS晶体管的源极互联，并且连接至电荷泵的输出端。第一PMOS晶体管的栅极和第二PMOS晶体管的栅极互联，并且连接至第一PMOS晶体管的漏极和第一电源控制电路；第一电源控制电路的另一端接地。第二PMOS晶体管的漏极连接至第一NMOS晶体管的栅极，并且第二PMOS晶体管的漏极还连接至第一电容器的第一端，第一电容器的第二端接地；第一NMOS晶体管的源极连接至电荷泵的输出端。根据本发明实施例的升压电路进一步包括第八PMOS晶体管；其中，第八PMOS晶体管的源极和漏极分别连接至第一NMOS晶体管的源极和漏极。
文档编号H02M3/155GK102624229SQ20121009355
公开日2012年8月1日 申请日期2012年3月31日 优先权日2012年3月31日
发明者杨光军 申请人:上海宏力半导体制造有限公司