箝位电路、半导体装置和半导体装置的箝位方法

箝位电路、半导体装置和半导体装置的箝位方法
【专利摘要】箝位电路、半导体装置和半导体装置的箝位方法。所述半导体装置包括：第一高压晶体管，具有栅极和第一电极，其中，第一电极连接到第一焊盘并且寄生电容形成在栅极和第一电极之间；箝位电路，连接到第一高压晶体管的栅极，其中，箝位电路检测由于静电放电导致的第一高压晶体管的栅极电压的电平变化，并且根据检测结果将第一高压晶体管的栅极电压箝位。
【专利说明】箝位电路、半导体装置和半导体装置的箝位方法
[0001]相关申请的交叉引用
[0002]本申请要求于2012年9月28日提交到韩国知识产权局的第10-2012-0109262号韩国专利申请的优先权，该申请的内容通过引用全部包含于此。
【技术领域】
[0003]本发明构思涉及箝位电路，更具体地讲，涉及箝位电路、包括箝位电路的半导体装置和半导体装置的箝位方法。
【背景技术】
[0004]半导体装置包括用于例如通过焊盘输入/输出信号或者处理内部信号的晶体管，诸如金属氧化物半导体场效应晶体管(M0SFET)。静电放电(ESD)可能损坏半导体装置的敏感组件，因此半导体装置可以包括用于保护组件免受ESD影响的设备。例如，半导体装置可以包括用于保护敏感电子器件的ESD保护电路并且可以耗散积累的静电电荷。然而，各种类型的半导体装置仍然由于ESD而遭受性能劣化和器件损坏。

【发明内容】

[0005]本发明构思的示例性实施例提供了可以对半导体装置执行箝位操作的箝位电路、包括箝位电路的半导体装置和半导体装置的箝位方法。
[0006]根据本发明构思的示例性实施例，提供了一种半导体装置，所述半导体装置包括:第一高电压晶体管，具有栅极和第一电极，其中，第一电极连接到第一焊盘并且寄生电容形成在栅极和第一电极之间；箝位电路，连接到第一高电压晶体管的栅极，其中，箝位电路检测由于静电放电(ESD)导致的第一高电压晶体管的栅极电压的电平变化，并且根据检测结果对第一高电压晶体管的栅极电压进行箝位。
[0007]第一高电压晶体管可以是控制电源传输的电源开关。
[0008]第一高电压晶体管可以具有与地电压连接的第二电极，并且第一高电压晶体管是可以横向扩散金属氧化物半导体(LDMOS)晶体管。
[0009]箝位电路可以包括:触发电路，产生触发电压，其中，触发电压的电平响应于第一高电压晶体管的栅极电压的电平增大而变化；箝位晶体管，响应于触发电压控制第一高电压晶体管的栅极和地电压之间的连接。
[0010]触发电路可以包括:上拉单元，连接在第一高电压晶体管的栅极和箝位晶体管的栅极之间并且上拉触发电压；下拉单元，连接在上拉单元和地电压之间并且下拉触发电压。
[0011]上拉单元可以包括金属氧化物半导体(MOS)晶体管,所述MOS晶体管具有施加有第一高电压晶体管的栅极的第一电压的源极和与施加第二电压的第一节点连接的栅极，其中，MOS晶体管的基极电连接到第二电压。
[0012]寄生二极管分量可以形成在第一高电压晶体管的栅极和第一节点之间。
[0013]半导体装置还可以包括驱动电路，驱动电路包括用于控制第一高电压晶体管的驱动的至少一个电路，并且具有电压作为箝位电路的操作电压施加的节点。
[0014]半导体装置还可以包括第二高电压晶体管，其中，箝位电路共同连接到第一高电压晶体管的栅极和第二高电压晶体管的栅极。
[0015]根据本发明构思的示例性实施例，提供了一种箝位电路，所述箝位电路与LDMOS晶体管的栅极连接并且包括=ESD检测单元，检测由于ESD导致的LDMOS晶体管的栅极的电势变化并且输出控制信号；箝位晶体管，连接到LDMOS晶体管的栅极，其中，箝位晶体管的栅极接收控制信号，并且箝位晶体管响应于控制信号对LDMOS晶体管的栅极进行箝位。
[0016]ESD检测单元可以包括第一 MOS晶体管，第一MOS晶体管具有与LDMOS晶体管的栅极连接的第一电极和与箝位晶体管的栅极连接的第二电极，并且可以通过对LDMOS晶体管的栅极电压进行切换来生成控制信号。
[0017]第一 MOS晶体管可以通过第一电极接收LDMOS晶体管的栅极的第一电压，通过第一 MOS晶体管的栅极接收第二电压，并且由于第一电压和第二电压之间的电平差而导通。
[0018]第一 MOS晶体管的块极可以电连接到第二电压。
[0019]当发生ESD时，第一 MOS晶体管可以通过第一 MOS晶体管的MOS沟道的第一路径和寄生双极性分量的第二路径来生成控制信号。
[0020]在LDMOS晶体管的栅极和施加第二电压的节点之间可以形成寄生二极管分量，并且在ESD的初期,第一电压可以大于第二电压。
[0021]ESD检测单元还可以包括第二 MOS晶体管，第二 MOS晶体管连接在地电压和第一MOS晶体管的第二电极之间并且将控制信号下拉至地电压电平。
[0022]根据本发明构思的示例性实施例，提供了一种半导体装置的箝位方法，所述箝位方法包括:向箝位单元施加高电压晶体管的栅极的第一电压；当由于ESD导致第一电压的电平变化时，通过对第一电压进行切换来生成控制信号；响应于控制信号，通过在使用与高电压晶体管的栅极连接的箝位电路中的箝位晶体管，将高电压晶体管的栅极电压箝位。
[0023]高电压晶体管可以是LDMOS晶体管。
[0024]箝位方法还可以包括:接收半导体装置的节点处的第二电压；当第一电压和第二电压之间的电平差等于或大于阈值电压时，启用控制信号。
[0025]可以由具有与第一电压连接的第一电极、与箝位晶体管的栅极连接的第二电极和与第二电压连接的栅极的MOS晶体管生成控制信号，并且MOS晶体管的块极可以电连接到
第二电压。
[0026]当发生ESD时，第二电压可以从地电压电平变化至第一电平，并且在第二电压变化至第一电平的同时，可以启用控制信号。
[0027]当半导体系统正常操作时，第二电压可以具有地电压电平，并且不启用对箝位晶体管的箝位操作。
[0028]根据本发明构思的示例性实施例，提供了一种半导体系统，所述半导体系统包括:内部集成电路，连接到第一焊盘；半导体芯片，包括通过第一焊盘与内部集成电路连接的高电压晶体管，其中，高电压晶体管具有栅极和第一电极，第一电极连接到第一焊盘并且寄生电容形成在栅极和第一电极之间；箝位电路，设置在半导体芯片中并且连接到高电压晶体管的栅极，其中，箝位电路检测由于ESD导致的高电压晶体管的栅极电压电平的增大，并且根据检测结果对高电压晶体管的栅极电压进行箝位。[0029]当半导体芯片正常操作时，可以不启用箝位电路，并且当在半导体芯片的非操作时间段期间检测到ESD时，可以选择性启用箝位电路。
[0030]半导体芯片可以从内部寄生电路接收输入电压，并且控制箝位电路，以根据输入电压和高电压晶体管的栅极电压之间的电平差启用箝位电路。
[0031]根据本发明构思的示例性实施例，提供了一种半导体装置，所述半导体装置包括:高电压晶体管，具有栅极、漏极和源极，其中，漏极连接到焊盘并且源极连接到地电压；以及箝位电路，连接到栅极并且被构造为通过将地电压连接到栅极响应于静电放电将栅极电压箝位。
[0032]高电压晶体管可以是LDMOS晶体管。
[0033]箝位电路可以包括与栅极连接的CMOS电路和与栅极连接的箝位晶体管。
[0034]CMOS电路可以连接到箝位晶体管的栅极。
[0035]CMOS电路可以连接到输入电压。
【专利附图】

【附图说明】
[0036]通过参照附图详细描述本发明构思的示例性实施例，本发明构思的上述和其它特征将变得更加清楚，其中:
[0037]图1是示出根据本发明构思的示例性实施例的半导体装置的框图；
[0038]图2是示出根据本发明构思的示例性实施例的图1的半导体装置的高电压晶体管单元的电路图；
[0039]图3是示出根据本发明构思的示例性实施例的图1的半导体装置的箝位电路的框图；
[0040]图4是示出根据本发明构思的示例性实施例的图1的半导体装置的电路图；
[0041]图5A和图5B是示出根据本发明构思的示例性实施例的半导体装置的电路图；
[0042]图6是示出根据本发明构思的示例性实施例的半导体装置的框图；
[0043]图7的(a)和图7的(b)是示出当施加静电放电(ESD)脉冲时包括和不包括根据本发明构思的示例性实施例的箝位电路的栅电压的波长之间的关系的曲线图；
[0044]图8是示出根据本发明构思的示例性实施例的半导体装置的箝位方法的流程图；
[0045]图9是示出根据本发明构思的示例性实施例的半导体装置的框图；
[0046]图10是示出根据本发明构思的示例性实施例的图9的半导体装置的操作的流程图；
[0047]图11是示出根据本发明构思的示例性实施例的包括半导体装置的半导体系统的框图；
[0048]图12是示出根据本发明构思的示例性实施例的包括半导体装置的半导体系统的框图；
[0049]图13是示出根据本发明构思的示例性实施例的半导体装置的框图；
[0050]图14是示出根据本发明构思的示例性实施例的安装在半导体系统上的半导体装置的框图；以及
[0051]图15是示出图14的半导体系统中的各种电压的电平的表格。【具体实施方式】
[0052]下文中，将参照附图详细描述本发明构思的示例性实施例。然而，本发明构思可以用许多不同形式来实施并且不应该被理解为限于这里阐明的示例性实施例。
[0053]图1是示出根据本发明构思的示例性实施例的半导体装置10的框图。参照图1，半导体装置10可以包括高电压晶体管单元100、箝位电路200和驱动电路300。
[0054]半导体装置10可以执行与电压或功率相关的各种操作。半导体装置10可以被形成为通过至少一个焊盘输入/输出信号的半导体芯片。当半导体装置10用于接收主电源并且将主电源转换成用于其它电路装置的电压或者分配主电源时，或者当半导体装置10用作为了高电压驱动外部集成电路而流动高压或高电流的路径时，高电压晶体管单元100可以包括具有相对大尺寸的至少一个高电压晶体管。
[0055]高电压晶体管可以是基于硅的半导体，例如，氮化镓(GaN)晶体管、碳化硅(SiC)晶体管或横向扩散金属氧化物半导体(LDMOS)晶体管。例如，由于LDMOS晶体管可以具有浅沟槽隔离(STI)间隙结构并且可以在应用期间被用作与焊盘PAD连接的功率晶体管，因此LDMOS晶体管可以具有大尺寸。因此，LDMOS晶体管可以具有在一个电极(例如，漏极)和栅极之间形成的大寄生电容，并且该寄生电容可对应于重叠电容分量。在LDMOS晶体管中，因为形成栅极的电极和源极区域一起与沟道的至少一部分重叠，所以寄生电容分量可形成在漏极区域和形成电极的栅极之间。下文中，假设高电压晶体管单元100包括LDMOS晶体管作为高电压晶体管。
[0056]当高电压晶体管单元100包括LDMOS晶体管(未示出)时，在发生静电放电(ESD)事件时，ESD电荷可被注入至LDMOS晶体管的漏极中。箝位电路200针对高电压晶体管单元100的至少一个节点执行箝位操作。例如，因为由于当发生ESD事件时LDMOS晶体管的漏极和栅极之间的电容分量导致LDMOS晶体管的栅极上可能感应出电势，所以箝位电路200可以对施加到LDMOS晶体管的栅极的第一电压(例如，栅极电压Vg)执行箝位操作。
[0057]高电压晶体管单元100电连接到半导体装置100中形成的焊盘PAD，并且包括在高电压晶体管单元100中的LDMOS晶体管通过节点“a”电连接到焊盘PAD。例如，LDMOS晶体管可以连接在节点“a”和地电压GND (或者施加地电压GND的地电压源)之间。作为用于控制高电压晶体管单元100的驱动的电路的驱动电路300可以通过接收第二电压VIN和地电压GND来操作，并且可以驱动包括在高电压晶体管单元100中的LDMOS晶体管的栅极。第二电压VIN可被施加到钳位电路200以与钳位操作联动。例如，可以通过使用外部电源电压在半导体装置10中产生第二电压VIN，或者在集成电路(IC)可以设置在半导体装置10的外部并且在IC中产生的电压可以作为第二电压VIN而被施加到半导体装置10。下文中，施加到箝位电路200的第二电压VIN被称为输入电压VIN。
[0058]箝位电路200通过连接到高电压晶体管单元100的至少一个节点来执行箝位操作。例如，箝位电路200可以通过连接到LDMOS晶体管的栅极来对LDMOS晶体管的栅极电压Vg进行箝位。另外，另一个电压可以作为用于操作箝位电路200的电压而被施加到箝位电路200。例如，施加到驱动电路300的输入电压VIN可以共同地被施加到箝位电路200。虽然在图1中未示出，但箝位电路200不一定共同地接收输入电压VIN。例如，箝位电路200可以通过连接到驱动电路300的一个节点来接收电平与输入电压VIN的电平不同的电压。
[0059]现在，将解释图1的半导体装置10的箝位操作。[0060]当发生ESD事件时，ESD电荷被注入至与LDMOS晶体管的漏极连接的节点“a”，并且LDMOS晶体管的栅极的电势(或电压电平)根据LDMOS晶体管的栅极和漏极之间的电容分量而增大。箝位电路200通过连接到LDMOS晶体管的栅极来检测栅极电压Vg的电压电平的变化。换句话讲，箝位电路200检测由于ESD事件导致的栅极电压Vg的增大。另外，根据检测，箝位电路200基于栅极电压Vg的电平和输入电压VIN的电平之差来生成内部控制信号(未示出)，并且将内部控制信号施加到箝位电路200中的箝位晶体管的栅极。当与LDMOS晶体管的栅极连接的箝位晶体管导通时，LDMOS晶体管的栅极电压Vg通过箝位晶体管和地电压GND被箝位。
[0061]当半导体装置10正常操作时，或者当包括半导体装置10的半导体系统正常操作时，输入电压VIN具有预定的电压电平。相反，当半导体装置10或半导体系统没有操作时(例如，在非操作时间段期间)或者在半导体系统使用半导体装置10之前，输入电压VIN可以保持地电压电平。当发生ESD事件时，随着ESD电荷的注入和栅极电压Vg的电平增大，输入电压VIN的电平可发生变化。例如，在LDMOS晶体管的栅极和向箝位电路200施加输入电压VIN的节点之间，可形成寄生二极管分量。当在ESD事件的初期LDMOS晶体管的栅极电压Vg的电平增大时，输入电压VIN的电平也会增大。
[0062]图2是示出根据本发明构思的示例性实施例的图1的半导体装置10的高电压晶体管单元100的电路图。参照图2，高电压晶体管单元100可以包括LDMOS晶体管LDM0S，该LDMOS具有与焊盘PAD连接的漏极和与地电压GND (或者施加地电压的地电压源)连接的源极。LDMOS晶体管LDMOS的栅极响应于图1的驱动电路300输出的驱动信号而被控制。在图2中，LDMOS晶体管LDMOS被示例性示出为N型LDMOS晶体管(NLDM0S)。另外，LDMOS晶体管LDMOS可具有在其漏极和栅极之间形成的相对大的重叠电容分量(或寄生电容分量)。因此，随着当发生ESD事件时ESD电荷通过焊盘PAD注入至LDMOS晶体管LDMOS的漏极，由于重叠电容分量而导致LDMOS晶体管LDMOS的栅极电压Vg的电平增大。
[0063]LDMOS晶体管LDMOS可以具有相对大的尺寸以切换高电压，例如，可以具有几千μ m至几十μ m的尺寸。假设LDMOS晶体管LDMOS直接连接到焊盘PAD，则当发生ESD事件时，栅极电压Vg的电平增大以导通沟道，从而对沟道加热。当沟道被急剧加热时，ESD水平会降低。
[0064]图3是示出根据本发明构思的示例性实施例的图1的半导体装置10的箝位电路200的框图。参照图3，箝位电路200可以包括箝位晶体管210和触发电路220。箝位晶体管210对高电压晶体管的栅极电压进行箝位并且可以被称为栅极箝位晶体管。
[0065]参照图1和图3，箝位晶体管210连接在LDMOS晶体管LDMOS的栅极和地电压GND之间，接收从触发电路220输出的触发电压Vtrig作为控制信号，并且响应于控制信号而对LDMOS晶体管LDMOS的栅极电压Vg进行箝位。触发电路220包括用于产生触发电压Vtrig的一个或多个电路，并且触发电路220的至少一个节点连接到LDMOS晶体管LDMOS的栅极。另外，触发电路220连接到输入电压VIN和地电压GND，并且输出触发电压Vtrig，触发电压Vtrig的电平根据输入电压VIN和LDMOS晶体管LDMOS的栅极电压Vg之间的电平差而变化。
[0066]触发电路220将触发电压Vtrig输出到箝位晶体管210的栅极，并且根据输入电压VIN和栅极电压Vg之间的电平差来上拉或下拉触发电压Vtrig。例如，在触发电压Vtrig保持在下拉状态的同时，发生ESD事件时，触发电路220检测随着栅极电压Vg的电平增大的栅极电压Vg和输入电压VIN之间的电平差，上拉并且输出触发电压Vtrig。
[0067]图4是示出根据本发明构思的示例性实施例的图1的半导体装置10的电路图。参照图4，半导体装置10可以包括LDMOS晶体管LDMOS作为高电压晶体管单元100，并且LDMOS晶体管LDMOS可以是NLDMOS晶体管。尽管在图4中示出了 N型LDMOS晶体管，但本示例性实施例不限于此并且可以使用另一种类型的LDMOS晶体管。
[0068]重叠电容分量可形成在LDMOS晶体管LDMOS的栅极和漏极之间。另外，箝位电路200可以包括箝位晶体管210和触发电路220。箝位晶体管210可以包括第一 NMOS晶体管MNO。第一 NMOS晶体管MNO的一个电极(例如，漏极)可以连接到LDMOS晶体管LDMOS的栅极，并且第一 NMOS晶体管MNO的其它电极(例如，源极)可以连接到地电压GND。
[0069]触发电路220可以包括至少一个晶体管和电阻器。如图4中所示，触发电路220可被形成为互补型金属氧化物半导体(CMOS)，并且可以产生触发电压Vtrig，该触发电压Vtrig的电平随着LDMOS晶体管LDMOS的栅极电压Vg的电平增大而变化。触发电路220可以包括上拉单元和下拉单元，上拉单元连接在LDMOS晶体管LDMOS的栅极和第一 NMOS晶体管MNO的栅极之间并且上拉触发电压Vtrig，下拉单元连接在第一 NMOS晶体管MNO的栅极和地电压GND之间并且下拉触发电压Vtrig。
[0070]上拉单元和下拉单元可以均包括响应于预定电压而开关的MOS晶体管。例如，上拉单元可以包括通过输入电压VIN而切换的第一 PMOS晶体管MPl，并且下拉单元可以包括通过输入电压VIN而切换的第二 NMOS晶体管MNl。第一 PMOS晶体管MPl和第二 NMOS晶体管丽I可以通过电阻器R连接到输入电压VIN。另外，第一 PMOS晶体管MPl的块极(bulk)和源极可以彼此连接，并且第二 NMOS晶体管丽I的块极可以连接到地电压GND。
[0071]第一 PMOS晶体管MPl基于输入电压VIN和栅极电压Vg之间的电平差而导通/截止。当由于ESD事件而导致栅极电压Vg的电平增大时，第一 PMOS晶体管MPl导通以切换栅极电压Vg，并且栅极电压Vg被发送到第一 NMOS晶体管MNO的栅极。换句话讲，因为第
一PMOS晶体管MPl导通，所以触发电压Vtrig被上拉，并且由于上拉的触发电压Vtrig而导致箝位晶体管210的第一 NMOS晶体管MNO导通。因此，LDMOS晶体管LDMOS的栅极电压Vg通过地电压GND而被箝位，因此栅极电压Vg的电平减小。
[0072]将详细说明图4的半导体装置10的操作。当半导体装置10正常操作时或者当包括半导体装置10的半导体系统正常操作时，输入电压VIN具有比LDMOS晶体管LDMOS的栅极电压Vg的电平高的预定电压电平。因此，第一 PMOS晶体管MPl截止，并且第二 NMOS晶体管丽I的栅极连接到供电的电源，因此第二 NMOS晶体管丽I保持导通状态。因此，由于与LDMOS晶体管LDMOS的栅极连接的箝位晶体管210保持截止状态，因此对于栅极电压Vg的箝位操作没有启用。换句话讲，半导体装置10中包括的箝位电路200不影响半导体装置10或者包括半导体装置10的半导体系统的正常操作。例如，当半导体装置10或者包括半导体装置10的半导体系统正常操作时，由于ESD事件而注入的电荷可通过与焊盘PAD连接的另一个电路块(未示出)而被箝位。
[0073]在半导体系统使用半导体装置10之前或者当包括半导体装置10的半导体系统不操作时，可能发生ESD事件。在这种情况下，箝位电路200可响应于ESD事件而执行箝位操作。例如，当因ESD事件的电荷被注入并且栅极电压Vg的电平因此而增大时，在ESD事件的初期，与焊盘PAD没有直接连接关系的输入电压VIN保持地电压电平。虽然在图4中未示出，但在施加输入电压VIN的节点和LDMOS晶体管LDMOS的栅极之间可存在寄生二极管分量。因此，输入电压VIN根据栅极电压Vg的电平而增大，并且当ESD事件结束时，输入电压VIN返回到地电压电平。
[0074]因此，由于在ESD事件的初期当ESD脉冲增大时，输入电压VIN保持其电平低于栅极电压Vg的电平，因此第一 PMOS晶体管MPl的沟道导通，从而触发电压Vtrig的电平增大至高于第一 NMOS晶体管NMO的阈值电压。第二 NMOS晶体管丽I可以被设计成具有弱的下拉强度，使得当发生ESD事件时，触发电压Vtrig的电平没有被有力地限于地电压电平。为了防止第二 NMOS晶体管MNl因ESD电荷注入至施加输入电压VIN的节点而受损，可以在第
二NMOS晶体管丽I的栅极和施加输入电压VIN的输入电压源之间连接电阻R。
[0075]图5A和图5B是示出根据本发明构思的示例性实施例的半导体装置10的电路图。参照图5A，半导体装置10可以包括LDMOS晶体管LDMOS作为高电压晶体管单元100，并且箝位电路200可以包括箝位晶体管210和触发电路220。箝位晶体管210可以包括第一 NMOS晶体管ΜΝ0，并且触发电路220可以包括第一 PMOS晶体管MPl和第二匪OS晶体管丽I。可以以基本相同的方式执行与图4的元件的相同的图5A的元件的操作，因此将不再给出对其的详细说明。
[0076]参照图5A，第一 PMOS晶体管MPl的源极连接到栅极电压Vg并且第一 PMOS晶体管MPl的漏极连接到第一 NMOS晶体管MNO的栅极。另外，第一 PMOS晶体管MPl的栅极通过电阻器R连接到输入电压VIN，并且第一 PMOS晶体管MPl的块极连接到输入电压VIN。
[0077]另外，LDMOS晶体管LDMOS的栅极连接到施加输入电压VIN的节点“b”。节点“b”可以是与施加输入电压VIN的输入电压源直接连接的节点。可供选择地，可以在半导体装置10中设置通过接收输入电压VIN而操作的单独电路(例如，图1的驱动电路300)，并且节点“b”可以是驱动电路300中的任意一个节点。当节点“b”是驱动电路300中的节点并且驱动电路300通过接收另一个电源电压而被驱动时，驱动电路300中的节点“b”可以接收电压并且节点“b”的电压可作为输入电压VIN而被施加到箝位电路200。可供选择地，当驱动电路300通过接收输入电压VIN而被驱动时，节点“b”可以向箝位电路200施加电平与输入电压VIN的电平不同的电压。
[0078]在节点“b”和LDMOS晶体管LDMOS的栅极之间存在寄生二极管分量。因此，当LDMOS晶体管LDMOS的栅极电压Vg的电平变化时，输入电压(例如，节点“b”的电压)的电平也变化。例如，在半导体系统使用半导体装置10之前，或者当包括半导体装置10的半导体系统没有操作时，输入电压VIN可以具有地电压电平。由于输入电压与连接到LDMOS晶体管LDMOS的焊盘PAD没有直接连接关系，因此输入电压VIN在ESD事件的初期保持地电压电平。
[0079]接下来，随着LDMOS晶体管LDMOS的栅极电压Vg的电平因寄生电容分量而变化，输入电压VIN的电平也变化。当ESD脉冲增大时，随着栅极电压Vg的电平增大，输入电压VIN也增大同时与栅极电压Vg具有特定电平差。接下来，当ESD事件结束时，输入电压VIN返回到地电压电平。
[0080]在ESD脉冲增大的同时，输入电压VIN保持具有比栅极电压Vg的电平低的电平。因此，第一 PMOS晶体管MPl的沟道导通并且触发电压Vtrig增大至高于第一 NMOS晶体管MNO的阈值电压。另外，因为第一 PMOS晶体管MPl的块极连接到输入电压VIN，所以触发电压Vtrig的上拉可因第一 PMOS晶体管MPl的源极、块极和漏极导致的寄生双极性分量而加速。换句话讲，当发生ESD事件时，因为触发电压Vtrig的上拉速度可因第一 PMOS晶体管MPl的MOS沟道的路径和寄生双极性分量的路径导致而增大，所以响应于ESD事件，第一NMOS晶体管MNO被驱动的时间可以更早。
[0081]图5B示出在节点“b”和LDMOS晶体管LDMOS的栅极之间形成的寄生二极管分量。参照图5B，LDMOS晶体管LDMOS的栅极可以连接到图1的驱动电路300的至少一个节点，并且驱动电路300可以包括用于驱动LDMOS晶体管LDMOS的栅极的至少一个晶体管(例如，PMOS晶体管或NMOS晶体管)。响应于如图5B的(a)中所示的控制输入C_IN，驱动电路300控制LDMOS晶体管LDMOS。
[0082]当节点“b”对应于PMOS晶体管的源极时，由于如图5B的(b)中所示，PMOS晶体管的漏极是P型漏极并且PMOS晶体管的块极是η型块极，因此可以形成P-η型寄生二极管分量。PMOS晶体管的块极和源极可以彼此连接，因此寄生二极管分量可形成在节点“b”和LDMOS晶体管LDMOS的栅极之间。
[0083]根据以上的示例性实施例，由于用于控制箝位操作的电路可以被形成为包括CMOS和电阻并因此可以应用于现有电路(而不用进行额外的处理)，因此用于形成电路的面积的增大可以降到最低。另外，由于通过使用导通沟道的操作和导通寄生双极性分量的操作二者来控制箝位操作，因此箝位响应速度可以提高。
[0084]图6是示出根据本发明构思的示例性实施例的半导体装置10的框图。图6中示出的某些元件可以与图5A中示出的某些元件相同。如上所述，箝位电路200可以对LDMOS晶体管LDMOS的栅极电压Vg进行箝位，并且可以基于栅极电压Vg和施加到箝位电路200的至少一个电压(例如，图6中的内部电压VM)之间的电平差来控制对栅极电压Vg的箝位操作。
[0085]输入电压VIN可作为驱动电路300的操作电压而被施加。输入电压VIN可通过半导体装置10的另一个焊盘从外部输入或者可通过使用电源电压在半导体装置10中产生。驱动电路300可以包括至少一个内部电路，例如，第一内部电路310和第二内部电路320。施加到驱动电路300中的一个节点的电压可作为内部电压VM而被施加到箝位电路200。例如，第一内部电路310和第二内部电路320之间的节点“c”的电压可作为内部电压VM而被施加到箝位电路200。
[0086]另外，在驱动电路300中的节点“c”和LDMOS晶体管LDMOS的栅极之间可以形成寄生二极管分量，驱动电路300中的节点“c”和LDMOS晶体管LDMOS的栅极是施加用于控制如上所述的箝位操作的两个电压的节点。因此，当发生ESD事件时，随着栅极电压Vg增大，节点“c”的电压(例如，内部电压VM)的电平也可增大，并且在ESD脉冲增大的同时，由于栅极电压Vg和内部电压VM之间的电平差，导致驱动箝位晶体管并且执行箝位操作。
[0087]图7的(a)和图7的(b)是示出当施加静电放电(ESD)脉冲时包括和不包括根据本发明构思的示例性实施例的箝位电路的栅极电压Vg的波长之间的关系的曲线图。图7的(a)示出不使用根据本发明构思的示例性实施例的箝位电路的情况，并且图7的(b)示出使用根据本发明构思的示例性实施例的箝位电路的情况。例如，当根据人体模式(HBM)对应于2kV的ESD脉冲被施加到LDMOS晶体管LDMOS的漏极时，栅极电压Vg的波形变化。[0088]参照图7的(a)，当不使用根据本发明构思的示例性实施例的箝位电路时，在已经施加ESD脉冲之后，栅极电压Vg保持几伏(V)的电压电平超过预定的时间段。例如，栅极电压Vg的最高电压电平可以是大约10V。另外，由于在ESD脉冲开始减小之后栅极电压Vg保持等于或高于5V超过150ns，因此当发生ESD事件时LDMOS晶体管LDMOS的沟道可被加热。
[0089]参照图7的(b)，当使用根据本发明构思的示例性实施例的箝位电路时，在发生ESD事件之后的3ns，可以感应出5V的栅极电压Vg，但是栅极电压Vg的增大可能是不使用箝位电路时的一半。另外，由于在发生ESD事件之后的大约5ns栅极电压Vg被箝位至地电压电平，因此LDMOS晶体管LDMOS的栅极导通的可能性可以降低。具体地讲，由于HBM下的ESD事件具有大约6ns的上升时间段，因此当使用根据本示例性实施例的箝位电路时，在发生这种ESD事件时可以有效地将LDMOS晶体管LDMOS的栅极箝位。可以在不影响半导体系统正常操作的情况下进行这种箝位。
[0090]图8是示出根据本发明构思的示例性实施例的半导体装置的箝位方法的流程图。半导体装置可以包括高电压晶体管。在图8中，箝位电路设置在半导体装置中，并且当发生ESD事件时箝位电路开始对高电压晶体管的栅极进行箝位的操作。
[0091]箝位电路包括箝位晶体管和触发电路，箝位晶体管连接到高电压晶体管的栅极并且对栅极电压进行箝位，触发电路控制箝位晶体管的驱动。另外，触发电路可以输出触发电压作为用于控制箝位晶体管的控制信号，并且可以包括用于上拉箝位电压的上拉单元和用于下拉箝位电压的下拉单元。上拉单元和下拉单元可以分别包括上拉晶体管和下拉晶体管。
[0092]在操作Sll中，当半导体装置正常操作或者包括半导体装置的半导体系统正常操作时，由于箝位晶体管保持截止状态，所以箝位电路不影响半导体装置或者半导体系统的正常操作。
[0093]在操作S12中，ESD事件被检测到。可以通过在半导体系统使用半导体装置之前或者当半导体装置或半导体系统不操作时通过外部因素进行手动输入来检测ESD事件，或者可以当测试半导体装置时根据如上所述的HBM进行主动输入来检测ESD事件。另外，可以用各种方式中的任一种来检测ESD事件。例如，可以通过检测如上所述的高电压晶体管的栅极电压和施加到箝位电路的至少一个输入电压之间的电平差来检测ESD事件。
[0094]在操作S13中，当检测到ESD事件时，触发电路的上拉晶体管可被驱动以增大触发电压，因此用于控制箝位晶体管的触发电压被上拉。在操作S14中，响应于触发电压，箝位晶体管导通。在操作S15中，通过高电压晶体管的栅极和箝位晶体管形成放电路径。在操作S16中，由于ESD事件而增大的高电压晶体管的栅极电压沿着放电路径被箝位。
[0095]图9是示出根据本发明构思的示例性实施例的半导体装置400的框图。图9的半导体装置400的结构可以与图1的半导体装置10或者图3的箝位电路200基本相同。
[0096]半导体装置400可以包括作为高电压晶体管的LDMOS晶体管410、用于对LDMOS晶体管410的栅极电压Vg进行箝位的箝位晶体管420和根据ESD事件的检测结果输出箝位控制信号Ctrl的ESD检测单元430。如上所述，LDMOS晶体管410的一个电极连接到焊盘PAD并且LDMOS晶体管410的另一个电极连接到地电压GND。另外，箝位晶体管420连接在LDMOS晶体管410的栅极和地电压GND之间，并且从ESD检测单元430输出的箝位控制信号Ctrl被施加到箝位晶体管420的栅极。另外，用于驱动ESD检测单元430的输入电压VIN可以被施加到ESD检测单元430。
[0097]ESD检测单元430可以检测栅极电压Vg的增大。例如，当栅极电压Vg超过阈值时，可以判定检测到ESD事件并且输出控制信号Ctrl。在构造方面，ESD检测单元430可以与图4或图5A的触发电路220基本上相同，并且在ESD检测单元430中可以设置至少一个MOS晶体管。另外，尽管在图9中ESD检测单元430连接到施加输入电压VIN的输入电压源，但ESD检测单元430可以连接到施加具有不同电平的电压的电压源，因此当栅极电压Vg增大至高于阈值时可以启用箝位控制信号Ctrl。
[0098]根据ESD事件的检测结果，可以通过改变箝位控制信号Ctrl的电平，使箝位晶体管420导通。换句话讲，箝位控制信号Ctrl的电平可以响应于栅极电压Vg而变化。当箝位晶体管420导通时，如上所述地形成通过箝位晶体管420和LDMOS晶体管410的栅极的放电路径。另外，ESD检测单元和钳位晶体管可实现为钳位电路而被包括在半导体装置中。
[0099]图10是示出根据本发明构思的示例性实施例的图9的半导体装置400的操作的流程图。参照图10，在操作S21中，当包括高电压晶体管(例如，LDMOS晶体管410)和箝位晶体管420的半导体装置400正常操作或者包括半导体装置400的半导体系统正常操作时，通过使箝位晶体管420保持截止状态，不启用对高电压晶体管的栅极的箝位操作。
[0100]在操作S22中，检测LDMOS晶体管410的栅极电压Vg的电平。例如，判定LDMOS晶体管410的栅极电压Vg的电平是否超过阈值电压。如果LDMOS晶体管410的栅极电压Vg的电平没有超过阈值电压，则在操作S23中判定没有发生ESD事件并且一直执行检测LDMOS晶体管410的栅极电压Vg的电平的操作。在操作S23中，如果LDMOS晶体管410的栅极电压Vg的电平超过阈值电压，则判定发生了 ESD事件。在操作S24中，生成与ESD事件的检测结果对应的箝位控制信号。
[0101]在操作S25中，所生成的箝位控制信号被施加到箝位晶体管420的栅极以使箝位晶体管420导通，并且启用对LDMOS晶体管410的栅极的箝位。在操作S26中，因为连接在施加地电压GND的地电压源和LDMOS晶体管410的栅极之间的箝位晶体管420导通而形成放电路径，所以LDMOS晶体管410的栅极电压Vg通过放电路径被箝位。
[0102]图11是示出根据本发明构思的示例性实施例的包括半导体装置1300的半导体系统1000的框图。参照图11，半导体系统1000包括模块板1100，并且半导体装置1300安装在模块板1100上。另外，用于驱动半导体装置1300的控制器芯片1200安装在模块板1100上。半导体装置1300和控制器芯片1200可以是不同的半导体芯片。另外，半导体装置1300可以被形成为不同级别的芯片中的任一种。例如，半导体装置1300可以具有晶圆级别的芯片级或者另一级别的芯片级。
[0103]半导体装置1300可以设置在半导体系统1000中并且可以提供各种功能。例如，半导体装置1300可以接收主电源并且将主电源转换成用于其它电路装置的电压或者分配主电源，或者可以形成用于外部IC的高电压驱动的高电压或高电流路径。例如，在图11中，半导体装置1300管理电源。为此目的，电源开关单元1310包括高电压晶体管。
[0104]控制器芯片1200可以安装在模块板1100上并且可以与模块板1100外部的外部装置进行通信。另外，控制器芯片1200可以生成用于控制半导体装置1300的控制信号CONl并且可以通过模块板1100上形成电线将控制信号CONl输出到半导体装置1300。例如，半导体装置1300还可以包括用于驱动电眼开关单元1310的高电压晶体管的驱动电路1330，并且控制器芯片1200可以输出控制信号CONl并且可以控制驱动电路1330。半导体装置1300可以包括至少一个焊盘，并且可以通过所述焊盘接收或输出各种信号。例如，半导体装置1300可以接收用于操作半导体装置1300的电源电压VDDl和VDD2，并且可以基于高电压晶体管的切换操作向外部装置(未示出)施加电源。
[0105]如上所述，ESD电荷可以通过焊盘被注入至半导体装置1300中，并且高电压晶体管的栅极的电压可以根据形成在高电压晶体管的栅极和漏极之间的寄生电容分量而增大。为了对高电压晶体管的栅极进行箝位，在半导体装置1300中设置箝位电路1320。例如，箝位电路1320可以连接在施加地电压VSSl的地电压源和高电压晶体管的栅极之间，并且对高电压晶体管的栅极电压Vg进行箝位。电源电压VDD2可以被施加到箝位电路1320，并且可以通过使用栅极电极Vg和电源电压VDD2来执行检测ESD事件的操作。尽管在图11中未示出，但可以向箝位电路1320施加另一个电压信号。例如，驱动电路1330可以包括通过处理控制信号CONl来生成内部信号的电路单元和驱动高电压晶体管的栅极的栅极驱动单元。驱动电路1330中的一个节点的电压作为电源电压VDD2的替代可以被施加到箝位电路1320。此外，驱动电路1330可连接在电源电压VDD2与地电压VSS2之间。虽然在图11中，连接到驱动电路1330的地电压VSS2和连接到电源开关单元1310的地电压VSSl沿不同路径输入，但是地电压VSSI和VSS2可以是相同电压。
[0106]尽管图11中，用于执行电源管理操作的电源管理芯片被图示为半导体装置1300，但本示例性实施例不限于此。例如，半导体装置1300可以包括LDMOS晶体管并且可以连同另一个IC 一起形成高电压或高电流路径或者可以如上所述执行另一功能。
[0107]图12是示出根据本发明构思的示例性实施例的包括半导体装置2300的半导体系统2000的框图。图12中示出的某些元件可以与图11中示出的某些元件相同。参照图12，半导体系统2000可以包括安装在模块板2100上的半导体装置2300和控制器芯片2200。半导体装置2300可以包括用于切换高电压的电源开关单元2310，并且电源开关单元2310可以通过包括至少两个高电压晶体管来管理电源。在图12中，电源开关单元2310包括第一晶体管2311和第二晶体管2312，并且第一晶体管2311和第二晶体管2312中的至少一个可以被形成为高电压晶体管或者第一晶体管2311和第二晶体管2312 二者可以被形成为高电压晶体管。假设第一晶体管2311和第二晶体管2312 二者是高电压晶体管。
[0108]为了驱动电源开关单元2310，可以在半导体装置2300中设置第一驱动电路2331和第二驱动电路2332。第一驱动电路2331向第一高电压晶体管2311的栅极输出驱动信号并且控制第一高电压晶体管2311的切换。第二驱动电路2332向第二高电压晶体2312的栅极输出驱动信号并且控制第二高电压晶体管2312的切换。控制器芯片2200生成控制信号C0N2a和C0N2b并且分别向第一驱动电路2331和第二驱动电路2332施加控制信号C0N2a和C0N2b。第一驱动电路2331可以连接在电源电压VDD2和地电压VSS2之间，第二驱动电路2332可连接在电源电压VDD3和地电压VSS3之间。电源电压VDD2和VDD3具有相同电压电平或不同电压电平。虽然在图12中，地电压VSS1、VSS2和VSS3沿不同路径输入，但是地电压VSS1、VSS2和VSS3可以是相同电压。
[0109]另外，半导体装置2300还可以包括箝位电路2320，箝位电路2320用于对第一高电压晶体管2311的栅极和第二高电压晶体管2312的栅极进行箝位。箝位电路2320可以按与如上所述基本相同的方式对第一高电压晶体管2311的栅极和第二高电压晶体管2312的栅极进行箝位。尽管箝位电路2320共同连接到图12中的第一高电压晶体管2311和第二高电压晶体管2312，但可以设置单独的箝位电路，使其分别连接到第一高电压晶体管2311和第二高电压晶体管2312。当发生ESD事件时，箝位电路2320可以对第一高电压晶体管2311的第一栅极电压Vgl和第二高电压晶体管2312的第二栅极电压Vg2进行箝位。另外，尽管在图12，中电源电压VDD2被施加到箝位电路2320，但另一电压(例如，任何驱动电路中的电压)可被施加到箝位电路2320。
[0110]假设由于与第一高电压晶体管2311和第二高电压晶体管2312之间的公共节点“d”连接的焊盘处的ESD事件，ESD电荷被注入。当ESD电荷被注入时，由于公共节点“d”具有相对高的电压电平，因此公共节点“d”可以对应于第一高电压晶体管2311的漏极和第二高电压晶体管2312的漏极。另外，寄生电容分量(未示出)可形成在第一高电压晶体管2311和第二高电压晶体管2312中的每个的漏极和栅极之间。因此，因为在ESD事件期间公共节点“d”的电压电平增大，所以第一高电压晶体管2311的栅极电压Vgl的电平和第二高电压晶体管2312的栅极电压Vg2的电平也可以增大。
[0111]箝位电路2320在其内包括至少一个箝位晶体管(未示出)，并且箝位晶体管根据ESD事件的检测结果而导通/截止。另外，箝位晶体管可以包括将第一高电压晶体管2311的第一栅极电压Vgl和施加地电压VSSl的地电压源连接的晶体管和将第二高电压晶体管2322的第二栅极电压Vg2和施加地电压VSSl的地电压源连接的晶体管。可以用与如上所述基本相同的方式对第一栅极电压Vgl和第二栅极电压Vg2进行箝位。
[0112]图13是示出根据本发明构思的示例性实施例的半导体装置3000的框图。参照图13，在半导体装置3000中包括高电压晶体管3100、驱动电路3300、箝位电路3200和ESD保护电路3400。与以上实施例中的元件相同的元件可以具有相同的结构和相同的操作，因此将不再给出对其的详细说明。
[0113]参照图13，为了防止半导体装置3000中的器件由于ESD事件而受损，ESD保护电路3400可以直接连接到焊盘PAD。例如，ESD保护电路3400可以并联连接到高电压晶体管3100，使得可以通过ESD保护电路3400分流ESD电荷的至少一部分。
[0114]即使包括ESD保护电路3400，因为在ESD事件时，高电压晶体管3100可能在ESD保护电路3400的保护操作开始之前就导通，所以ESD水平可以降低。根据本示例性实施例，由于除了与高电压晶体管3100并联设置的ESD保护电路3400之外，还设置连接在施加地电压GND的地电压源和高电压晶体管3100的栅极之间的箝位电路3200，因此当尽管有ESD保护电路3400，高电压晶体管3100的栅极电压Vg的电平也增大时，箝位电路3200检测到栅极电压Vg的增大并且对栅极电压Vg进行箝位。因此，由于高电压晶体管3100的沟道加热而导致的ESD水平降低可以减少。
[0115]图14是示出根据本发明构思的示例性实施例的安装在半导体系统4000上的半导体装置4200的框图。图15是示出半导体系统4000中的各种电压的电平的表格。
[0116]参照图14，半导体系统4000可以包括内部IC4100和与内部IC4100电连接的半导体装置4200。如上所述，半导体装置4200可以设置在半导体系统4000中并且可以执行各种功能。例如，半导体装置4200可以包括高电压晶体管单元4210并且可以管理内部IC4100的电源。内部IC4100和半导体装置4200可以通过至少一个焊盘发送/接收各种信号。例如，内部IC4100的一个或多个焊盘4101和4102可电连接到半导体装置4200的一个或多个焊盘4201和4202。另外，内部IC4100可以通过使用电源电压VDD执行各种操作，并且半导体装置4200可以从内部IC4100接收至少一个电压(例如，输入电压VIN)。输入电压VIN通过内部IC4100的一个焊盘4101施加到半导体装置4200的示例被示出在图14中。半导体装置4200还可以包括用于驱动高电压晶体管单元4210的驱动电路4230和用于对高电压晶体管单元4210的栅极电压Vg进行箝位的箝位电路4220。高电压晶体管单元4210可连接在地电压VSS和半导体装置4200的焊盘4202之间。例如，高电压晶体管4210可管理通过焊盘4102和4202供应至内部IC4100的电源。
[0117]参照图15，与箝位操作相关的各种电压的电平可根据半导体装置4200或半导体系统4000的操作模式而不同，并且箝位电路4220的启用可被控制。
[0118]例如，当半导体装置4200或者半导体系统4000正常操作时，箝位电路4220不影响半导体装置4200或半导体系统4000的操作。换句话讲，在正常操作期间，输入电压VIN的电平高于高电压晶体管单元4210的栅极电压Vg的电平，因此包括在箝位电路4220中的箝位晶体管截止，从而不启用箝位电路4220。
[0119]相反，在半导体系统4000使用半导体装置4200之前或者当半导体装置4200或半导体系统4000不操作时(例如，非操作时间段Ν0Ρ)，输入电压VIN可以具有地电压电平(例如，0V)并且高电压晶体管单元4210的栅极可以处于悬浮态。在这种情况下，箝位晶体管截止，因此不启用箝位电路4220。
[0120]相反，当在非操作时间段NOP期间发生ESD事件时，高电压晶体管单元4210的栅极电压Vg因高电压晶体管单元4210的栅极和漏极之间的寄生电容分量和ESD电荷的注入而增大。另外，寄生二极管分量可形成在施加输入电压VIN的节点和高电压晶体管4210的栅极之间，因此栅极电压Vg增大并且输入电压VIN从地电压电平开始与栅极电压Vg的电平一同增大。在ESD事件的初期ESD脉冲增大的同时，栅极电压Vg的电平高于输入电压VIN的电平。
[0121]根据栅极电压Vg和输入电压VIN之间的电平差的检测结果，生成控制信号。因为箝位晶体管因所生成的控制信号导致而导通，所以启用箝位电路4220，并且对高电压晶体管单元4210的栅极电压Vg进行箝位。
[0122]如上所述，根据本发明构思的示例性实施例的箝位电路、包括箝位电路的半导体装置和半导体装置的箝位方法，可以防止由于ESD事件等导致器件受损。
[0123]另外，由于设置了根据本发明构思的示例性实施例的对于高电压晶体管优化的箝位电路和包括箝位电路的半导体装置，因此可以减少由于ESD事件导致的半导体装置性能劣化。
[0124]虽然已经参照本发明构思的示例性实施例具体示出和描述了本发明构思，但本领域的普通技术人员应该理解，可以在不脱离如所附权利要求书限定的本发明构思的精神和范围的情况下，进行形式和细节上的各种变化。
【权利要求】
1.一种半导体装置，包括: 第一高电压晶体管，具有栅极和第一电极，其中，第一电极连接到第一焊盘；以及 箝位电路，连接到第一高电压晶体管的栅极，其中，箝位电路检测由于静电放电ESD导致的第一高电压晶体管的栅极电压的电平变化，并且根据检测结果对第一高电压晶体管的栅极电压进行箝位。
2.如权利要求1所述的半导体装置，其中，第一高电压晶体管是控制电源传输的电源开关。
3.如权利要求1所述的半导体装置，其中，第一高电压晶体管具有与地电压连接的第二电极，并且第一高电压晶体管是横向扩散金属氧化物半导体(LDMOS)晶体管。
4.如权利要求1所述的半导体装置，其中，箝位电路包括: 触发电路，产生触发电压，其中，触发电压的电平响应于第一高电压晶体管的栅极电压的电平增大而变化；以及 箝位晶体管，响应于触发电压而控制第一高电压晶体管的栅极和地电压之间的连接。
5.如权利要求4所述的半导体装置，其中，触发电路包括: 上拉单元，连接在第一高电压晶体管的栅极和箝位晶体管的栅极之间并且上拉触发电压；以及 下拉单元，连接在上拉单元和地电压之间并且下拉触发电压。
6.如权利要求5所述的半 导体装置，其中，上拉单元包括金属氧化物半导体MOS晶体管，所述MOS晶体管具有施加第一高电压晶体管的栅极的第一电压的源极和与施加第二电压的第一节点连接的栅极， 其中，MOS晶体管的块极电连接到第二电压。
7.如权利要求6所述的半导体装置，其中，寄生二极管分量形成在第一高电压晶体管的栅极和第一节点之间。
8.如权利要求1所述的半导体装置，还包括驱动电路，所述驱动电路包括用于控制第一高电压晶体管的驱动的至少一个电路和具有作为箝位电路的操作电压而施加的电压的节点。
9.如权利要求1所述的半导体装置，还包括第二高电压晶体管， 其中，箝位电路共同连接到第一高电压晶体管的栅极和第二高电压晶体管的栅极。
10.一种箝位电路，与横向扩散金属氧化物半导体LDMOS晶体管的栅极连接并包括: 静电放电ESD检测单元，检测由于ESD导致的LDMOS晶体管的栅极的电势变化并且输出控制信号；以及 箝位晶体管，连接到LDMOS晶体管的栅极， 其中，箝位晶体管的栅极接收控制信号，并且箝位晶体管响应于控制信号而对LDMOS晶体管的栅极电压进行箝位。
11.如权利要求10所述的箝位电路，其中，ESD检测单元包括第一金属氧化物MOS晶体管，所述第一 MOS晶体管具有与LDMOS晶体管的栅极连接的第一电极和与箝位晶体管的栅极连接的第二电极，并且通过对LDMOS晶体管的栅极电压进行切换来生成控制信号。
12.如权利要求11所述的箝位电路，其中，第一MOS晶体管通过第一电极接收LDMOS晶体管的栅极的第一电压，通过第一 MOS晶体管的栅极接收第二电压，并且由于第一电压和第二电压之间的电平差而导通。
13.如权利要求12所述的箝位电路，其中，第一MOS晶体管的块极电连接到第二电压。
14.如权利要求13所述的箝位电路，其中，当发生ESD时，第一MOS晶体管通过第一 MOS晶体管的MOS沟道的第一路径和形成在LDMOS晶体管的栅极和施加第二电压的节点之间的寄生双极性分量的第二路径来生成控制信号。
15.如权利要求12所述的箝位电路，其中，在LDMOS晶体管的栅极和施加第二电压的节点之间形成寄生二极管分量， 其中，在ESD的初期，第一电压大于第二电压。
16.如权利要求11所述的箝位电路，其中，ESD检测单元还包括第二MOS晶体管，第二MOS晶体管连接在地电压和第一 MOS晶体管的第二电极之间并且将控制信号下拉至地电压电平。
17.一种半导体装置的箝位方法，所述箝位方法包括: 向箝位单元施加高电压晶体管的栅极的第一电压； 当由于静电放电ESD导致第一电压的电平变化时，通过对第一电压进行切换来生成控制信号；以及 响应于控制信号，通过使用与高电压晶体管的栅极连接的箝位电路的箝位晶体管，对高电压晶体管的栅极电压进行箝位。
18.如权利要求17所述的箝位方法，其中，高电压晶体管是横向扩散金属氧化物半导体LDMOS晶体管。
19.如权利要求17所述的箝位方法，还包括:接收所述半导体装置的节点处的第二电压；以及 当第一电压和第二电压之间的电平差等于或大于阈值电压时，启用控制信号。
20.如权利要求19所述的箝位方法，其中，由金属氧化物半导体(MOS)晶体管生成控制信号，其中，所述MOS晶体管具有与第一电压连接的第一电极、与箝位晶体管的栅极连接的第二电极和与第二电压连接的栅极， 其中，MOS晶体管的块极电连接到第二电压。
21.如权利要求19所述的箝位方法，其中，当发生ESD时，第二电压从地电压电平变化至第一电平， 其中，在第二电压变化至第一电平的同时，启用控制信号。
22.如权利要求19所述的箝位方法，其中，当半导体装置正常操作时，第二电压具有地电压电平，并且不启用对箝位晶体管的箝位操作。
23.—种半导体系统,包括: 内部集成电路，连接到第一焊盘； 半导体芯片，包括通过第一焊盘与内部集成电路连接的高电压晶体管，其中，高电压晶体管具有栅极和第一电极，第一电极连接到第一焊盘并且寄生电容形成在栅极和第一电极之间；以及 箝位电路，设置在半导体芯片中并且连接到高电压晶体管的栅极，其中，箝位电路检测由于静电放电ESD导致的高电压晶体管的栅极电压d电平的增大，并且根据检测结果对高电压晶体管的栅极电压进行箝位。
24.如权利要求23所述的半导体系统，其中，当半导体芯片正常操作时，不启用箝位电路，并且根据在半导体芯片的非操作时间段期间检测到ESD控制箝位电路被启用。
25.如权利要求23所述的半导体系统，其中，半导体芯片从内部集成电路接收输入电压，并且根据输入电压和高电压晶体管的栅极电压之间的电平差来控制箝位电路被启用。
26.一种半导体装置，包括: 高电压晶体管，具有栅极、漏极和源极，其中，漏极连接到焊盘并且源极连接到地电压；以及 箝位电路，连接到栅极并且被构造为响应于静电放电，通过将地电压连接到栅极来对栅极电压进行箝位。
27.如权利要求26所述的半导体装置，其中，高电压晶体管是横向扩散金属氧化物半导体LDMOS晶体管。
28.如权利要求26所述的半导体装置，其中，箝位电路包括与栅极连接的互补型金属氧化物半导体CMOS电路和与栅极连接的箝位晶体管。
29.如权利要求28所述的半导体装置，其中，CMOS电路连接到箝位晶体管的栅极。
30.如权利要求2 6所述的半导体装置，其中，CMOS电路连接到输入电压。
【文档编号】H02H9/00GK103715672SQ201310454234
【公开日】2014年4月9日 申请日期:2013年9月29日 优先权日:2012年9月28日
【发明者】高在赫, 金佑锡, 金汉求, 赵相容 申请人:三星电子株式会社