一种高可靠高压大电流机电伺服驱动器的制作方法

本发明涉及一种伺服驱动器，尤其是一种高可靠高压大电流机电伺服驱动器，属于机电伺服驱动器技术领域。

背景技术：

航天飞行器用机电伺服系统主要包括伺服电源、伺服控制驱动器、伺服电机和伺服机构等四部分，其中伺服驱动器用于驱动伺服电机。目前伺服驱动器普遍采用三相全桥主电路完成对电机的驱动，三相全桥电路由功率器件IGBT模块实现。

随着机电伺服功率等级的提升，机电伺服驱动器的工作电压和三相电流在不断攀升，在航天应用中，目前伺服驱动器最高工作电压达到400VDC，相电流可以达到200Arms，在功率器件IGBT关断过程中，由于母线回路的杂散电感的存在，会在功率管CE极间产生尖峰电压，此尖峰电压与相电流变化率成正比，即工作电流越大，变化越快，则尖峰电压越高，在IGBT发生短路故障的时候此电压会更高，对IGBT的器件安全运行产生很大威胁。

目前伺服驱动器内部的三相全桥主电路的每个桥臂上通过并联吸收电容完成尖峰电压的抑制。这样的设计存在的问题是，并联吸收电容可用于抑制尖峰电压，但由于吸收电容的存在，IGBT的CE极间形成尖峰电压后还会产生波动电压，该波动电压的峰值其中L_DC为母线回路的杂散电感，Cs为吸收电容容值，i_c为相电流，对于航天用大电流伺服驱动器，母线电缆通常较长，形成较大的回路电感L_DC较大，且i_c也较大，形成的波动电压峰值也会很高，对IGBT形成持续性冲击，严重时导致IGBT过压损坏，不利于系统的高可靠运行。

另外，在现有的IGBT驱动电路中，关断方式为直接关断，即驱动电路接收到输入PWM的关断信号后，立即在输出端输出关断信号，这样的关断方式导致IGBT的集电极电流变化率非常大，对于小功率的伺服控制驱动器来说影响不大，但是对于高压大电流伺服控制驱动器来说，会带来可靠性的降低。

技术实现要素：

本发明解决的技术问题为：克服现有技术不足，提供一种高可靠高压大电流机电伺服驱动器，对于工作电压高、相电流大的工作条件，进行了尖峰电压的有效抑制，确保了高压大电流伺服驱动器的高可靠运行。

本发明解决的技术方案为：一种高可靠高压大电流机电伺服驱动器，包括：叠层母排、支撑电容、吸收电容、IGBT及其驱动电路；

IGBT及其驱动电路为N组(优选6组)，每组IGBT及其驱动电路包括IGBT驱动电路、IGBT；每个IGBT的门极连接IGBT驱动电路的输出端OUT，每两个IGBT组成一个半桥模块，一个半桥模块中的两个IGBT分别记为第一IGBT和第二IGBT，第一IGBT的发射级和第二IGBT的集电极相连，记为U相，同时连接外部三相驱动电机绕组的一相；同理，其它两个半桥模块的分别连接外部三相驱动电机绕组的另外两相，记为V相和W相；

叠层母排的底侧设有三组端子，记为内部端子，内部端子分为正端和负端，内部端子的正端和负端分别与IGBT的正、负端子连接；叠层母排上侧引出两个端子，记为外接端子，分别为正端子和负端子，正端子通过叠层母排与每组内部端子的正端相连，负端子通过叠层母排与每组内部端子的负端相连；叠层母排如图1所示。外接端子用于与外部连接器相连；叠层母排上布置安装支撑电容和吸收电容；

第一IGBT的集电极连接叠层母排的内部端子的正端，第二IGBT的集电极连接叠层母排的内部端子的负端，每个半桥模块对应一个吸收电容，该吸收电容并联在对应的半桥模块的第一IGBT的集电极和第二IGBT的发射极之间；

叠层母排的三组内部端子的正端连接在一起，叠层母排的三组内部端子的负端连接在一起，使每个半桥模块的第一IGBT的集电极通过叠层母排连接，并使每个半桥模块的第二IGBT的发射极通过叠层母排连接；

支撑电容为两个，每个支撑电容均并联在叠层母排的三组内部端子的正端和负端之间；伺服驱动器布局方式如图2所示。

IGBT驱动电路包括：FPGA、晶振、比较器A1、放大器A2、功率放大模块、放大器A3、NMOS管M1、NMOS管M2、电阻R、NMOS管M3、电容C、齐纳二极管ZD、受控电流源1、受控电流源2、电源管理模块；

FPGA包括一个与门、逻辑处理模块和检测控制模块；

与门的一个输入连接控制信号IN_PWM，晶振给FPGA提供时钟，逻辑处理电路的输入连接与门的输出，逻辑处理模块能够输出两路信号，其中第一路信号与输入信号电平相同；逻辑处理模块的两路输出分别作为功率放大模块的两路输入，功率放大模块对两路输入的信号进行功率放大后，输出两路放大后的信号，其中第一路送至NMOS管M1的栅极，第二路送至NMOS管M2的栅极；NMOS管M1的漏极连接外部+15V电源，NMOS管M2的源极连接外部-8V电源，NMOS管M1的源极和NMOS管M2的漏级相连，作为IGBT驱动电路的输出端OUT，电阻R并联在NMOS管M2的漏级和源极之间；

FPGA的检测控制模块的一个输出连接电源管理模块，为电源管理模块提供选择指令信号；

检测控制模块的一个输入连接控制信号IN_PWM，检测控制模块的另一个输出连接放大器A2的输入，放大器A2的输出连接NMOS管M3的栅极，检测控制模块的输出选择指令信号连接至电源管理模块的输入，电源管理模块的一个输出连接到受控电流源1的输入，另一个输出连接到受控电流源2的输入，受控电流源1的输出和受控电流源2的输出连接到NMOS管M3的漏级和比较器A1的正输入端，NMOS管M3的源级接地，电容C并联在NMOS管M3的漏级和源级之间，齐纳二极管ZD的正极连接NMOS管M3的源级，齐纳二极管ZD的负极连接NMOS管M3的漏级；比较器A1的负输入端连接外部+7V电源，NMOS管M3的漏级还连接功率放大器A3的输入，功率放大器A3的输出连接到IGBT驱动电路的输出端OUT，比较器A1的输出连接与门的另一个输入端和检测控制模块的另一个输入，电路如图3所示。

所述输出端OUT为IGBT提供驱动信号。

所述当FPGA的检测控制模块检测到IN_PWM输入高电平时，发出控制信号经过放大器A2放大送至NMOS管M3的栅极，使NMOS管M3开通，对电容C进行放电，放电时间在FPGA中设定，确保电容完全放电，然后FPGA的检测控制模块发出关断信号，经过放大器A2放大后送至NMOS管M3的栅极，使NMOS管M3关断，同时FPGA的检测控制模块发出选择指令信号给电源管理模块，电源管理模块输出控制受控电流源1提供恒流源为电容C进行充电，当电容C上的电压超过7V后，比较器A1输出电平的变化被FPGA的检测控制模块检测到后，FPGA的检测控制模块向电源管理模块重新发出选择指令信号，电源管理模块输出信号切断受控电流源1的输出，并开启受控电流源2的输出，受控电流源2的电流比受控电流源1的输出电流大，将电容C的电压充至齐纳二极管的稳压值，在开启受控电流源2的输出后，经过设定的确保电容C充至稳压值的时间后，FPGA的逻辑处理模块发出驱动信号经过功率放大模块放大后送至NMOS管M1的栅极，将NMOS管M1打开，并将NMOS管M2关断，OUT输出高电平+15V，驱动IGBT打开。

从所述NMOS管M3开通的同时FPGA利用晶振提供的时钟开始进行计时，到所述开启受控电流源2的输出后电容C充至稳压值后停止计时，记该时间为t；

当IN_PWM输入低电平给FPGA的与门后，与门输出给逻辑处理模块的输入，逻辑处理模块输出经过功率放大模块放大后输出的第一路放大后的信号送至NMOS管M1的栅极，关断NMOS管M1，此时OUT输出由+15V降落到齐纳二极管ZD上的稳压值，即中间电平，同时FPGA通过晶振开始计时，经过t时间的中间电平保持后，FPGA的逻辑处理模块输出高电平，经过功率放大模块放大后输出的第二路放大后的信号送至NMOS管M2的栅极，开通NMOS管M2，将OUT输出拉低到-8V。完成了一个开通关断周期。

每组IGBT及其驱动电路输入的控制信号IN_PWM的电平及占空比不同，使每组IGBT及其驱动电路的输出端OUT输出的控制信号不同，三个半桥电路的U相、V相和W相形成三相交流电，能够驱动外部电机运转。

本发明的驱动器还包括一个航空插座，外部端子与航空插座的接触件相连，将外部端子套入接触件，通过螺母固定，完成驱动器内叠层母排与航空插座的电气连接。

所述叠层母排的截面为L型，支撑电容排布在母排的拐角，吸收电容布置紧邻支撑电容，叠层母排上设有裸露铜排，裸露铜排上设有通孔，支撑电容通过裸露铜排上的通孔与叠层母排固定，吸收电容通过自身端子与IGBT正负端子固定，组成支撑电容、吸收电容和叠层母排的整体式母线回路结构。

一种高可靠高压大电流机电伺服驱动器的驱动控制方法，步骤如下：

(1)当FPGA的检测控制模块检测到IN_PWM输入高电平时，发出控制信号经过放大器A2放大送至NMOS管M3的栅极，使NMOS管M3开通，对电容C进行放电，放电时间在FPGA中设定，确保电容完全放电；

(2)然后FPGA的检测控制模块发出关断信号，经过放大器A2放大后送至NMOS管M3的栅极，使NMOS管M3关断；

(3)进行步骤(2)的同时，FPGA的检测控制模块发出选择指令信号给电源管理模块，电源管理模块控制受控电流源1提供恒流源为电容C进行充电，当电容C上的电压超过7V后，比较器A1输出电平的变化被FPGA的检测控制模块检测到后，FPGA的检测控制模块向电源管理模块重新发出选择指令信号，电源管理模块切断受控电流源1的输出，并开启受控电流源2的输出；

(4)受控电流源2的电流比受控电流源1的输出电流大，将电容C的电压充至齐纳二极管的稳压值，在开启受控电流源2的输出后，经过设定的确保电容C充至稳压值的时间后，FPGA的逻辑处理模块发出驱动信号经过功率放大模块放大后送至NMOS管M1的栅极，将NMOS管M1打开，并将NMOS管M2关断，OUT输出高电平+15V，驱动外部IGBT打开。

(5)从所述NMOS管M3开通的同时FPGA利用晶振提供的时钟开始进行计时，到所述开启受控电流源2的输出后电容C充至稳压值后停止计时，记该时间为t；

(6)当IN_PWM输入低电平给FPGA的与门后，与门输出给逻辑处理模块的输入，逻辑处理模块输出经过功率放大模块放大后输出的第一路放大后的信号送至NMOS管M1的栅极，关断NMOS管M1，此时OUT输出由+15V降落到齐纳二极管ZD上的稳压值，即中间电平；

(7)关断NMOS管M1后，FPGA通过晶振开始计时，经过t时间的中间电平保持后，FPGA的逻辑处理模块输出高电平，经过功率放大模块放大后输出的第二路放大后的信号送至NMOS管M2的栅极，开通NMOS管M2，将OUT输出拉低到-8V，完成了一个开通关断周期。

(8)每组IGBT及其驱动电路输入的控制信号IN_PWM的电平及占空比不同，使每组IGBT及其驱动电路的输出端OUT输出的控制信号不同，三个半桥电路的U相、V相和W相形成三相交流电，能够驱动外部电机运转。

本发明与现有技术相比的优点在于：

(1)本发明考虑伺服驱动器中，每个半桥模块上并联吸收电容可以抑制尖峰电压，但由于吸收电容的存在，IGBT的CE极间形成尖峰电压后还会产生波动电压，该波动电压的峰值其中L_DC为母线回路的杂散电感，Cs为吸收电容容值，i_c为相电流，对于航天用大电流伺服驱动器，母线电缆通常较长，形成较大的回路电感L_DC较大，且i_c也较大，形成的波动电压峰值也会很高，对IGBT形成持续性冲击，严重时导致IGBT过压损坏，不利于系统的高可靠运行。本发明采用叠层母排、吸收电容、支撑电容集成设计的方案来解决上述问题，其中叠层母排可以使母线回路的杂散电感L_DC减小，吸收电容可以抑制尖峰电压，同时选择容值相对较大的吸收电容，也会降低波动电压的峰值，支撑电容布局时一定与吸收电容尽量靠近，这样母线回路杂散电感L_DC将会缩小为支撑电容与吸收电容形成的回路中的杂散电感值，可以使得L_DC大幅减小。集成设计叠层母排、吸收电容和支撑电容可以实现波动电压峰值的抑制。

(2)本发明考虑到不同工况的要求，IGBT驱动电路的中间电平及其保持时间要实现方便可配置，本发明通过NMOS管M3、电容C、齐纳二极管ZD的并联电路配置、及与受控电流源1、受控电流源2、FPGA和晶振的模块组合，实现了电容C的充放电，且在电容C充电过程中同时完成了充电时间计时和齐纳二极管ZD稳压值的到达，电容C的充电过程是在输入型号IN_PWM变为高电平后先经放电后再开始的，当充电过程结束后，OUT输出信号才随着IN_PWM由低电平变为高电平，即中间存在一个时延，当输入信号IN_PWM由高电平变为低电平后，OUT输出也应经过同样的时延再由高变低，这是为了避免两个IGBT组成一个桥臂的拓扑结构中一个IGBT还未关断、另一个已经开通而导致桥臂直通发生损坏的可能，于是可以将IN_PWM变为低电平后到OUT输出低电平这段时延用于输出中间电平，如此，中间电平的保持时间即与电容C的充电时间相同，即确定了电容C的充电时间，也就确定了中间电平的保持时间，同时，齐纳二极管ZD的稳压值即为中间电平的值。通过所述电路配置，使用者可根据自身需要通过更换电容C的容值和齐纳二极管ZD的稳压值来确定中间电平保持时间和中间电平大小。

(3)本发明考虑要将中间电平在输入IN_PWM变为低电平后在IGBT驱动电路的输出端OUT输出，采用了逻辑处理模块、功率放大模块、NMOS管M1、NMOS管M2和放大器A2的模块组合和逻辑处理方法来实现，通常情况下NMOS管M1和NMOS管M2的栅极输入为互补信号，即NMOS管M1的栅极为高电平时，NMOS管M2的栅极输入为低电平，反之亦然。本发明中引入中间电平的信号，需要在OUT由高变为低的过程中先输出中间电平，将放大器A2的输出端连接值NMOS管M1的源级，在输入信号IN_PWM由高电平变为低电平时，有逻辑处理模块处理输出两路信号均为低电平经由功率放大模块送至NMOS管M1的栅极和NMOS管M2的栅极，关断NMOS管M1和NMOS管M2，使得放大器A2的输出值成为OUT值，即输出中间电平，随后经过t时间，逻辑处理模块处理输出一路低电平、另一路高电平经由功率放大器将低电平送至NMOS管M1的栅极、高电平送至NMOS管M2的栅极，即关断NMOS管M1、开通NMOS管M2，使得OUT通过NMOS管M2拉至-8V，完成输出OUT值先输出中间电平再降至关断-8V电平的关断过程。

(4)本发明采用了检测控制模块、电源管理模块、受控电流源1、受控电流源2、比较器A1的模块组合，形成了为电容C充电的充电电路，由公式I×t＝C×△U，当充电电流I一定时，充电时间t与电容C的值和电压变化△U有关，因此如果使用者设定不同的中间电平，即配置稳压值不同的齐纳二极管ZD，则会使△U发生变化，那么为了保证同样的中间电平保持时间、即充电时间t，还需要调整电容C的容值，对于使用不甚方便。因此在电路中设置两个受控电流源，即受控电流源1和受控电流源2，其中受控电流源1的电流较小，受控电流源2的电流较受控电流源1的电流大，当电容C完成放电后，由受控电流源1率先对电容C进行充电，当电容C上的电压超过已设定的7V参考电平后，受控电流源1关断，受控电流源2开启，由于受控电流源2电流较受控电流源1大，可以迅速将电容C充至齐纳二极管ZD的稳压值，这段充电时间可以在FPGA中设定成固定值，以确保电容C上的电压可以充至齐纳二极管ZD的稳压值。因此充电时间t由所述设定的固定时间值和电容C充电至7V的时间决定，即充电时间、也即中间电平保持时间t只与电容C的容值有关，如此可方便使用者设定中间电平保持时间。

附图说明

图1为本发明的叠层母排的结构图；

图2为本发明的伺服驱动器结构示意图；

图3为本发明的电路图；

图4为采用传统伺服驱动器测试IGBT关断过程中在集射级间产生电压情况；

图5为本发明的伺服驱动器测试IGBT关断过程中在集射级间产生电压情况。

具体实施方式

本发明的基本思路为：一种高可靠高压大电流机电伺服驱动器，其中的IGBT在关断过程中产生在集电极和发射极之间的尖峰电压可以被有效抑制，同时伴随尖峰电压之后的由于母线电感过大引起的波动电压的峰值也可以得到抑制，确保了机电伺服驱动器的高可靠，其中的IGBT驱动电路在接收到低电平输入后，不直接输出-8V电平进行关断，而是输出一小段时间的+14.5V和+7V间的某一个中间电平，比如+9V，再输出-8V进行关断。由于IGBT的集电极电流与门极开通电压成正比，+9V的门极电平会将IGBT的集电极电流限制在一个较低的值，随后驱动电路再输出-8V关断IGBT时，产生的电流变化率就不会过大，即实现了对尖峰电压的抑制，保护了IGBT的安全。

下面结合附图和具体实施例对本发明做进一步详细描述。

本发明的一种高可靠高压大电流机电伺服驱动器，包括叠层母排、支撑电容、吸收电容、IGBT及其驱动电路；

IGBT及其驱动电路为6组，每组IGBT及其驱动电路包括IGBT驱动电路、IGBT；每个IGBT的门极连接IGBT驱动电路的输出端OUT，每两个IGBT组成一个半桥模块，一个半桥模块中的两个IGBT分别记为第一IGBT和第二IGBT，第一IGBT的发射级和第二IGBT的集电极相连，记为U相，同时连接外部三相驱动电机绕组的一相；同理，其它两个半桥模块的分别连接外部三相驱动电机绕组的另外两相，记为V相和W相；

叠层母排的底侧设有三组端子，记为内部端子，内部端子分为正端和负端，内部端子的正端和负端分别与IGBT的正、负端子连接；叠层母排上侧引出两个端子，记为外接端子，分别为正端子和负端子，正端子通过叠层母排与每组内部端子的正端相连，负端子通过叠层母排与每组内部端子的负端相连；叠层母排如图1所示。外接端子用于与外部连接器相连；叠层母排上布置安装支撑电容和吸收电容；

第一IGBT的集电极连接叠层母排的内部端子的正端，第二IGBT的集电极连接叠层母排的内部端子的负端，每个半桥模块对应一个吸收电容，该吸收电容并联在对应的半桥模块的第一IGBT的集电极和第二IGBT的发射极之间；

叠层母排的三组内部端子的正端连接在一起，叠层母排的三组内部端子的负端连接在一起，使每个半桥模块的第一IGBT的集电极通过叠层母排连接，并使每个半桥模块的第二IGBT的发射极通过叠层母排连接；

支撑电容为两个，每个支撑电容均并联在叠层母排的三组内部端子的正端和负端之间；

每组IGBT及其驱动电路输入的控制信号IN_PWM的电平及占空比不同，使每组IGBT及其驱动电路的输出端OUT输出的控制信号不同，三个半桥电路的U相、V相和W相形成三相交流电，能够驱动外部电机运转。

外部端子与航空插座的接触件相连，将外部端子套入接触件，通过螺母固定，完成驱动器内叠层母排与航空插座的电气连接。

所述叠层母排的截面为L型，支撑电容排布在母排的拐角，吸收电容布置紧邻支撑电容，叠层母排上设有裸露铜排，裸露铜排上设有通孔，支撑电容通过裸露铜排上的通孔与叠层母排固定，吸收电容通过自身端子与IGBT正负端子固定，组成支撑电容、吸收电容和叠层母排的整体式母线回路结构。伺服驱动器结构布局如图2所示。

吸收电容通过自身端子与IGBT正负端子固定，可以将吸收电容和IGBT之间的杂散电感降到最低，确保IGBT关断过程中集射级间尖峰电压的抑制，支撑电容与吸收电容紧邻布置，目的在于使母线回路杂散电感L_DC缩小为支撑电容与吸收电容形成的回路中的杂散电感值，可以使得L_DC大幅减小从而抑制尖峰电压之后的波动电压峰值，保证IGBT的安全运行。

IGBT驱动电路，其特征在于包括：FPGA、晶振、比较器A1、放大器A2、功率放大模块、功率放大器A3、NMOS管M1、NMOS管M2、电阻R、NMOS管M3、电容C、齐纳二极管ZD、受控电流源1、受控电流源2、电源管理模块；电路图如图3所示。

FPGA包括一个与门、逻辑处理模块和检测控制模块；

与门的一个输入连接控制信号IN_PWM，晶振给FPGA提供时钟，逻辑处理电路的输入连接与门的输出，逻辑处理模块能够输出两路信号，其中第一路信号与输入信号电平相同，第二路信号在输入信号为高时与输入信号的电平相反，在输入信号为低时先为低电平后变为高电平，低电平期间即中间电平输出阶段，当这两路信号为互补输出时，两者输出有延时差，保证输出信号不同时为高电平，以避免NMOS管M1和NMOS管M2不因同时开通而造成短路损坏，逻辑处理模块通过晶振提供的时钟来控制；逻辑处理模块的两路输出分别作为功率放大模块的两路输入，功率放大模块对两路输入的信号进行功率放大后，输出两路放大后的信号，其中第一路送至NMOS管M1的栅极，第二路送至NMOS管M2的栅极，分别用于对NMOS管M1和NMOS管M2进行开通和关断；NMOS管M1的漏极连接外部+15V电源，NMOS管M2的源极连接外部-8V电源，NMOS管M1的源极和NMOS管M2的漏级相连，作为IGBT驱动电路的输出端OUT，电阻R并联在NMOS管M2的漏级和源极之间，电阻R存在的意义在于当输入信号IN_PWM为不定状态时，OUT可以通过电阻R而被固定在-8V电平状态，以确保驱动电路所驱动的IGBT处于安全的关断状态；

FPGA的检测控制模块的一个输出连接电源管理模块，为电源管理模块提供选择指令信号。

检测控制模块的一个输入连接控制信号IN_PWM，检测控制模块的另一个输出连接放大器A2的输入，放大器A2的输出连接NMOS管M3的栅极，检测控制模块的输出选择指令信号连接至电源管理模块的输入，电源管理模块的一个输出连接到受控电流源1的输入，另一个输出连接到受控电流源2的输入，受控电流源1的输出和受控电流源2的输出连接到NMOS管M3的漏级和比较器A1的正输入端，NMOS管M3的源级接地，电容C并联在NMOS管M3的漏级和源级之间，齐纳二极管ZD的正极连接NMOS管M3的源级，齐纳二极管ZD的负极连接NMOS管M3的漏级；比较器A1的负输入端连接外部+7V电源，比较器A1的输出连接与门的另一个输入端和检测控制模块的另一个输入。

上述电路配置主要用于实现电容C的充放电，记录电容C的充电时间，并使电容C电压充至齐纳二极管ZD的稳压值。所述当FPGA的检测控制模块检测到IN_PWM输入高电平时，发出控制信号经过放大器A2放大送至NMOS管M3的栅极，使NMOS管M3开通，对电容C进行放电，放电时间在FPGA中设定，确保电容完全放电，然后FPGA的检测控制模块发出关断信号，经过放大器A2放大后送至NMOS管M3的栅极，使NMOS管M3关断，同时FPGA的检测控制模块发出选择指令信号给电源管理模块，电源管理模块输出控制受控电流源1提供恒流源为电容C进行充电，当电容C上的电压超过7V后，比较器A1输出电平的变化被FPGA的检测控制模块检测到后，FPGA的检测控制模块向电源管理模块重新发出选择指令信号，电源管理模块输出信号切断受控电流源1的输出，并开启受控电流源2的输出，受控电流源2的电流比受控电流源1的输出电流大，将电容C的电压充至齐纳二极管的稳压值，在开启受控电流源2的输出后，经过设定的确保电容C充至稳压值的时间后，完成电容C的充电，从所述NMOS管M3开通的同时FPGA利用晶振提供的时钟开始进行计时，到所述开启受控电流源2的输出后电容C充至稳压值后停止计时，记该时间为t，这个t时间即中间电平的保持时间，电容C充至的稳压值即中间电平的值。

NMOS管M3的漏级还连接功率放大器A3的输入，功率放大器A3的输出连接到IGBT驱动电路的输出端OUT，上述电路配置用于实现中间电平的输出。当IN_PWM输入低电平给FPGA的与门后，与门输出给逻辑处理模块的输入，逻辑处理模块输出经过功率放大模块放大后输出的第一路放大后的信号送至NMOS管M1的栅极，关断NMOS管M1，此时OUT输出由功率放大器A3的输出提供，功率放大器A3的输入为NMOS管M3的漏极，即齐纳二极管ZD的稳压值、也即中间电平，经过功率放大器A3进行功率放大后提供给输出OUT。同时FPGA通过晶振开始计时，经过t时间的中间电平保持后，FPGA的逻辑处理模块输出高电平，经过功率放大模块放大后输出的第二路放大后的信号送至NMOS管M2的栅极，开通NMOS管M2，将OUT输出拉低到-8V。完成了一个开通关断周期。

优选的，吸收电容起到在IGBT关断时抑制集射级间尖峰电压的作用，由关系ΔU²×C_S＝i_C²×L_S，其中ΔU为尖峰电压值，C_S为吸收电容的容值，i_C为IGBT集电极电流，L_S为吸收电容回路杂散电感，布局时吸收电容紧邻IGBT布置，通常可以将吸收电容回路杂散电感降到100nH以下，当集电极电流i_C＝200A时，为保证ΔU不超过100V，C_S应选择0.47uF容值的吸收电容。支撑电容需要选择薄膜材质的，确保支撑电容上的杂散电感最小，支撑电容紧邻吸收电容布置，并配合叠层母排设计，确保了支撑电容到吸收电容的回路电感较小，通常可以控制在50nH以下，由关系L_DC控制在50nH，Cs＝0.47uF，i_c＝200A,则V_P＝65V，即伴随尖峰电压后的波动电压峰值为65V，确保系统的可靠运行，如果不引入支撑电容，则由于母线电缆较长，杂散电感较大，达到十几uH级别，V_P将达到500V之多，对于400V的母线电压，上升500V后将达到900V，极大影响了伺服驱动器的安全运行。

优选的，比较器A1的反向输入端供给了7V的参考电平，即中间电平选择被限制在7V到15V之间，理论上，所述参考电平值在0到15V之间选择电路都可正常工作，本发明中选择7V作为参考电平基于以下考虑：

功率器件IGBT的门极电平与IGBT的集电极电流存在一定的关系，即当IGBT的门极电平低于一门限值时，IGBT处于截止状态，集电极电流为0，如果中间电平设置为低于门限值的电平则IGBT将被关断，并不能起到减小集电极电流变化率进而减小尖峰电压的作用，因此中间电平应当设置为高于门限值的电平。对于IGBT，其门限值通常为5到7V，即中间电平选择大于7V的情况下一定不会直接将IGBT关断，且可以限制IGBT集电极电流变化率，因此所述参考电平不能设置为7V到15V之间的值，因为这样会限制中间电平的选择。对于参考电平在0V到7V之间的选择问题，如果选择参考电平过低，在受控电流源2介入对电容C充电后，充到相同中间电平所需要的时间就要变长，这无形中增加了中间电平保持时间的最小值，限制了使用者对于中间电平保持时间设定的自由度，因此这段充电时间应当越短越好，即参考电平应当选择尽量大，即选择7V作为参考电平。综上，7V参考电平的设定增加了中间电平及中间电平保持时间的选择自由度。

优选的，受控电流源1的电流选择百微安级，电容C的容值选择百pF级别的，受控电流源2的电流选择为毫安级。以上选择基于下述考虑：

因为中间电平的引入，造成了输出对输入信号的延迟响应，由于IGBT的短路时间不能超过10us，否则将损坏IGBT，因此输出对输入信号的延迟也不能够大于10us，否则将无法在10us内将处于短路状态的IGBT恢复到正常状态，因此中间电平保持时间设定值不可超过10us，通常为微秒级。电容C的容值影响中间电平保持时间的设定，电容C的容值应该尽量小，因为电容C容值越大将导致在电容C通过NMOS管M3放电时需要的时间越长，也就增加了中间电平保持时间的最小值，限制了设定自由度，因此选择pF级的电容，由于十pF级别的电容很少，不利于中间电平保持时间的精确设定，因此选择百pF级别的电容。由公式I×t＝C×△U，△U为0V电平到参考电平7V的电压差，即△U＝7V，t为微秒级，C为百pF级，可确定I的取值在百微安级别。为保证受控电流源2介入后能迅速将电容C充电至齐纳二极管ZD的稳压值，即保证充电所需时间对于受控电流源1将电容C充电至参考电平7V的时间可以忽略不及，该充电时间至少要设定在百纳秒级别，齐纳二极管ZD的稳压值选择范围为7V到14.5V之间，即△U最大为7.5V，因此受控电流源2的电流应当设定在毫安级别。对受控电流源1和受控电流源2以及电容C容值的限定，有效地增强了中间电平保持时间设定的自由度和准确度，有利于电路充分发挥抑制尖峰电压的作用。

本发明的一种高可靠高压大电流机电伺服驱动器的驱动控制方法，步骤如下：

(1)当FPGA的检测控制模块检测到IN_PWM输入高电平时，发出控制信号经过放大器A2放大送至NMOS管M3的栅极，使NMOS管M3开通，对电容C进行放电，放电时间在FPGA中设定，确保电容完全放电；

(2)然后FPGA的检测控制模块发出关断信号，经过放大器A2放大后送至NMOS管M3的栅极，使NMOS管M3关断；

(3)进行步骤(2)的同时，FPGA的检测控制模块发出选择指令信号给电源管理模块，电源管理模块控制受控电流源1提供恒流源为电容C进行充电，当电容C上的电压超过7V后，比较器A1输出电平的变化被FPGA的检测控制模块检测到后，FPGA的检测控制模块向电源管理模块重新发出选择指令信号，电源管理模块切断受控电流源1的输出，并开启受控电流源2的输出；

(4)受控电流源2的电流比受控电流源1的输出电流大，将电容C的电压充至齐纳二极管的稳压值，在开启受控电流源2的输出后，经过设定的确保电容C充至稳压值的时间后，FPGA的逻辑处理模块发出驱动信号经过功率放大模块放大后送至NMOS管M1的栅极，将NMOS管M1打开，并将NMOS管M2关断，OUT输出高电平+15V，驱动外部IGBT打开。

(5)从所述NMOS管M3开通的同时FPGA利用晶振提供的时钟开始进行计时，到所述开启受控电流源2的输出后电容C充至稳压值后停止计时，记该时间为t；

(6)当IN_PWM输入低电平给FPGA的与门后，与门输出给逻辑处理模块的输入，逻辑处理模块输出经过功率放大模块放大后输出的第一路放大后的信号送至NMOS管M1的栅极，关断NMOS管M1，此时OUT输出由+15V降落到齐纳二极管ZD上的稳压值，即中间电平；

(7)关断NMOS管M1后，FPGA通过晶振开始计时，经过t时间的中间电平保持后，FPGA的逻辑处理模块输出高电平，经过功率放大模块放大后输出的第二路放大后的信号送至NMOS管M2的栅极，开通NMOS管M2，将OUT输出拉低到-8V，完成了一个开通关断周期。

(8)每组IGBT及其驱动电路输入的控制信号IN_PWM的电平及占空比不同，使每组IGBT及其驱动电路的输出端OUT输出的控制信号不同，三个半桥电路的U相、V相和W相形成三相交流电，能够驱动外部电机运转。

本发明提出了一种高可靠、高压大电流机电伺服驱动器，与传统的伺服驱动器进行了试验测试对比如下：

试验中，解决了采用传统伺服驱动器测试IGBT关断过程中在集射级间产生电压情况如图4所示出现的问题

如图4所示，其中V_GE为IGBT门极电平，I_C为IGBT的集电极电流，Vce为IGBT集电极和发射机之间的电压。由图可知，当VGE由+15V电平变为-8V电平后，Ic从200A开始迅速下降，产生较大集电极电流变化率，由于吸收电容存在，第一个尖峰电压得到了一定的抑制，达到+500V，但随后的波动电压峰值高达900V，对IGBT的耐压能力形成极大冲击，当集电极电流变化率更大时，如短路保护中，第一个尖峰电压可能非常大，存在击穿IGBT的风险，导致电路的不可靠。

采用本发明的伺服驱动器进行同样的试验，测到波形如图5所示：

V_GE为IGBT门极电平，即本发明IGBT驱动电路中输出信号OUT，当关断输入指令发出后，V_GE由+15V先变为中间电平，试验中设定中间电平为8V，在此过程中，I_C电流由于受到门极电平变低的影响开始以较缓的速度下降，经过一个中间电平保持时间4us后，V_GE由8V变为-8V，此时的I_C从远低于200A的电流值下降到0A，产生的集电极电流变化率大幅降低，配合吸收电容的对尖峰电压进行吸收，实测中，Vce尖峰电压仅到410V，随后由于支撑电容与叠层母排的集成设计，伴随尖峰电压的波动电压峰值仅达到465V，对于IGBT耐压冲击很小，大幅提高了伺服驱动器运行的可靠性。