具有集成的栅极驱动器的功率器件的制作方法

本申请要求于2016年5月4日提交的美国临时专利申请号为62/391554、名称为“具有集成栅极驱动器的gan功率器件”的美国临时专利申请的优先权，其全部内容通过引用合并于此。

本公开一般涉及功率半导体器件，所述功率半导体器件包括与功率器件集成的栅极驱动器。

背景技术：

通常已知基于氮化镓(gan)的半导体器件具有高击穿电压、高开关速度和低导通电阻特性。例如，基于gan的横向异质结(例如，algan/gan)器件已经显示出作为高性能功率转换系统中的核心功率开关器件的前景。

虽然分立式gan功率器件已经显示出比传统硅功率器件更好的性能，但外围控制/驱动模块主要采用单独的硅基集成电路(ic)来实现，从而形成si-驱动器/gan-开关混合驱动解决方案。利用这种混合解决方案，印刷电路板上的芯片间键合线或连接线将产生显著的寄生电感/电容，这在高频开关操作下会降低电路性能。

之前已经实现了与gan功率器件集成的二级栅极驱动器。然而，该器件的电路拓扑具有若干不利问题，该若干不利问题包括由于在对负载充电时缓冲级中的一个增强型晶体管的栅极-源极电压降低，随着输出电压的增加而源极电流迅速下降；当栅极-源极电压达到器件的阈值电压而源极电流变得非常小时，充电过程严重减慢。该电路的另一个问题是输出电压的幅度小于电源电压，这增加了利用该电路驱动的功率器件不能完全导通的可能性。当将栅极驱动器与具有较大阈值电压的功率器件集成时，该问题甚至更加严重。在栅极驱动器电路中使用较大的电源电压可以缓解该问题，但是会导致在一些栅极驱动器的反相器晶体管上产生较大的栅极电压应力和导致驱动器电路中相应的较大的功率消耗。

技术实现要素：

提供本发明内容是为了以简化的形式介绍一些代表性构思的选择，这些构思将在下面的具体实施方式中进一步描述。本发明内容不旨在标识所要求保护的主题的关键特征或必要特征，也不旨在以限制所要求保护的主题的范围的任何方式使用。

简而言之，本文所描述的技术的一个或多个方面涉及一种集成电路，所述集成电路包括自举电路、与控制信号输入端子耦接的第一反相器电路、与所述第一反相器电路耦接的第二反相器电路、包括上拉晶体管和下拉晶体管的推挽式电路、以及功率器件，所述自举电路包括电容器和二极管，所述功率器件包括具有栅极的功率器件晶体管。响应于所述控制信号输入端控制所述第一反相器到第一输出状态，所述下拉晶体管导通以使所述功率器件的栅极放电、关断功率器件并通过所述二极管对所述电容器充电。响应于所述控制信号输入端控制所述第一反相器到第二输出状态，所述下拉晶体管关断并且所述上拉晶体管经由所述电容器导通以使所述功率器件导通。

从以下结合附图的详细描述，其他优点将变得显而易见。

附图说明

本文所描述的技术通过示例示出并且不限于附图，其中相同的附图标记表示相同的元件，并且其中：

图1是根据一个或多个示例实施方式的包括自举电容器和二极管的与功率器件集成的栅极驱动器电路的示例框图表示。

图2是根据一个或多个示例实施方式的图1的电路示出放电过程期间的电流的示例框图表示。

图3是根据一个或多个示例实施方式的图1的电路示出充电过程期间的电流的示例框图表示。

图4a是根据一个或多个示例实施方式的绘制了自举栅极驱动器电路和非自举栅极驱动器电路的相应源极电流与输出电压的关系的图形表示。

图4b是根据一个或多个示例实施方式的绘制了自举栅极驱动器电路和非自举栅极驱动器电路的相应输出电压幅度的图形表示。

图5是根据一个或多个示例实施方式的具有附加的反相器级的替代的自举栅极驱动器电路的示例框图表示。

图6是根据一个或多个示例实施方式的具有使能逻辑的替代的自举栅极驱动器电路的示例框图表示。

图7是根据一个或多个示例实施方式的具有独立的充电和放电栅极回路的替代的自举栅极驱动器电路的示例框图表示。

图8a是根据一个或多个示例实施方式的用于评估自举栅极驱动器电路的驱动能力的示例设置的框图表示。

图8b是根据一个或多个示例实施方式的展示图1至图3的电路在与图8a的示例设置一起使用时的驱动能力的图形表示。

图9a是根据一个或多个示例实施方式的自举栅极驱动器电路的示意波形的示例表示。

图9b是根据一个或多个示例实施方式的用于自举栅极驱动器电路相对于非自举栅极驱动器电路的电流与电压关系的图形表示。

图10是根据一个或多个示例实施方式的利用图1至图3的电路的五兆赫兹脉冲宽度调制输入信号测量的电压波形的图形表示。

图11a是根据一个或多个示例实施方式的用于将25兆赫兹输入信号输入至图1至图3的电路的示例设置的框图表示。

图11b示出根据一个或多个示例实施方式的利用图11a的示例设置测量的电压波形。

图12是根据一个或多个示例实施方式的具有电阻负载开关的示例自举栅极驱动器电路的框图表示。

图13是根据一个或多个示例实施方式的具有图12的电阻负载开关的自举栅极驱动器电路的开关波形的表示。

具体实施方式

本文所描述的技术的各个方面一般针对可以与功率器件集成的自举电路。例如，用于驱动氮化镓(gan)功率器件的电路的集成有效地减少了寄生参数，同时还增加了相对于其他栅极驱动器的充电速度。此外，本文所描述的自举栅极驱动器电路(self-bootstrapgatedrivercircuit)的输出电压的幅度可以达到电源电压轨，以提供轨到轨驱动信号。

应当理解，这种电路的一种示例用法包括dc/dc转换器。该电路可以用于具有高开关频率(高达数百兆赫兹)的功率转换系统中，并且例如可以用于开关电源、ups(不间断电源)、数据中心、电动机驱动器等。

在一个或多个示例实施方式中，本文描述了具有集成栅极驱动器的基于gan的功率器件。这种集成电路以操作时具有高压阻断能力(例如，源极和漏极之间100v～1000v)的增强型gan功率器件和在相对低的电源电压(例如，5v至10v)下操作的集成栅极驱动器电路为特色。各种组件(包括晶体管、二极管、电容器和/或电阻器)可以集成在硅基氮化镓(gan-on-si)平台上的集成栅极驱动器电路中。基于gan的栅极驱动器电路在与gan功率器件单片集成时，受益于显著降低的寄生效应，从而提高开关性能。本文所描述的栅极驱动器电路采用自举方案，提供所产生的驱动信号的幅度，能够达到栅极驱动器的电源电压以实现轨到轨输出、增强的驱动能力、以及相对于其他电路快速的充电速度。

应当理解的是，本文的任何示例是非限制性的。例如，示出了使用场效应管的许多电路，但应理解这些仅是示例。同样地，本文所描述的技术不限于本文所描述的任何特定实施方式、实施例、方面、构思、结构、功能或示例。相反，本文所描述的任何实施方式、实施例、方面、构思、结构、功能或示例是非限制性的，并且该技术一般可以以在开关构思方面提供益处和优点的各种方式来使用。

此外，利用特定参考示例实施方式来描述本申请的众多技术。为了说明的简单和清楚，附图示出了各种常规方式的结构，并且可以省略公知特征和技术的一些描述和/或细节以避免不必要地模糊描述。另外，附图中的元件不一定按比例绘制，可以扩展一些区域或元件以有助于提高理解。此外，术语“第一”、“第二”、“第三”、“第四”等可用于区分相似元件，而不必用于描述特定顺序或时间顺序。应理解，如此使用的术语是可互换的。此外，术语“包括”、“包含”、“具有”及其任何变型旨在涵盖非排他性内容，使得包括元件列表的过程、方法、物品、装置或组合物不必限于这些元件，但可包括未明确列出的或该过程、方法、物品、装置或组合物固有的其他元件。

预期并且旨在将本申请中的控制部分的设计应用于其他异质结构，诸如inain/gan、ain/gan、或其他半导体材料(包括硅器件、碳化硅器件、氮化镓器件或砷化镓器件)；为清楚起见，这些示例基于algan/硅基gan(gan-on-si)平台。然而，这些仅是非限制性示例，并且通常能够采用许多变型来修改设计以制作这种设计的其他组合和形式。

通常，并且如图1的示例实施方式中所示，自举型集成栅极驱动器100包括输入(第一)反相器级102、逻辑(第二反相器)级104、和通常用于对负载级(如功率器件108所示)充电和放电的推挽级106。功率器件108可以与栅极驱动器100集成在同一芯片上。应当理解，晶体管111至116与二极管118和电容器120一起提供具有增强的驱动能力、更高的驱动速度和轨到轨输出的栅极驱动电路。

在图1中，示例性的输入反相器级102包括耗尽型晶体管111和增强型晶体管112，其对输入信号vi进行平移(translate)和整形以供后续逻辑级104和推挽级106的下拉晶体管115使用。可以看出，晶体管112的源极端子和下拉晶体管115连接在一起，以在反相器级102和下拉晶体管105之间实现相同的逻辑“0”参考。

示例性的逻辑级104包括耗尽型晶体管113和增强型晶体管114，其形成第二反相器来对来自输入反相器级102的信号进行反相以控制推挽级106的上拉晶体管116。晶体管114的源极端子和上拉晶体管116连接在一起以在逻辑级(第二反相器)104和上拉晶体管116之间实现相同的逻辑参考。因此，晶体管115和116形成对负载级(功率器件)108进行充电和放电的推挽级106。

通常，二极管108和电容器109形成自举电路，以向逻辑级(第二反相器)104和上拉晶体管116提供电源。更具体地，栅极驱动器的操作如图2(放电过程)和图3(充电过程)所示。

在图2所示的放电过程中，当输入信号vi处于逻辑“0”状态时，下拉晶体管115通过来自vdd的电流完全导通，从而功率器件108(的栅极)关断。在这种情况下，自举电容器120由电源电压vdd通过自举二极管118充电，直到vb为vdd-vdb(其中，vdb是自举二极管108的导通电压)。当充电时，电容器120用作由晶体管113和114形成的第二反相器104的电源。

在图3所示的充电过程中，当输入信号vi是逻辑“1”状态并且v’i处于逻辑“0”状态时，下拉晶体管115关断并且由晶体管113和114形成的逻辑级(第二反相器)104输出逻辑“1”状态。注意的是，逻辑级(第二反相器)104的逻辑“0”/“1”的电压电平是vd/vb，而输入(第一)反相器级102的逻辑“0”/“1”的电压电平是gnd/vdd。

因为自举电容器120两端的电压(vb-vo)可以保持接近(vdd-vdb)，所以上拉晶体管116的栅极-源极电压vgsu保持在(vdd-vdb)，从而上拉晶体管116通常在充电过程期间始终导通并且vo被快速充电到vdd，实现轨到轨输出。

图4a是绘制的电路操作期间栅极驱动器100(图1至图3)的源极电流isource的图形表示。如图4a中的实线所示，栅极驱动器的源极电流isource在充电过程期间保持在高电平，与没有本文所述的自举技术的栅极驱动器电路的快速下降的虚线形成对比。此外，图1至图3的栅极驱动器100将功率器件晶体管的栅极快速地充电到电压vdd；图4b中的实线示出了在不同的vdd电源电压下的栅极驱动器的输出电压的幅度。实际上，由于在充电过程期间上拉晶体管116的栅极-源极电压vgsu几乎恒定，所以图1至图3的栅极驱动器100提供了轨到轨输出。因为类似的上拉晶体管的栅极-源极电压vgsu可能大于其阈值电压，没有自举技术的栅极驱动器电路(图4b中的虚线)在输出端子处遭受一些电压损失。

图5示出自举栅极驱动器电路200的替代实施方式，其可与(例如，gan)功率器件208集成。在图5的替代实施方式中，反相输出是其特征。该替代实施方式的基本拓扑包括由晶体管222和223形成的以地作为逻辑“0”的第一反相器级、由晶体管211和212形成的以接地端子作为逻辑“0”的第二反相器级、由晶体管213和214形成的以vo作为逻辑“0”的第三反相器级、以及由晶体管215和216形成的推挽缓冲级。还示出了包括自举二极管218和自举电容器220的自举组件。

栅极驱动器电路100(图1至图3)、200(图5)、300(图6，详情如下)和400(图7，详情如下)中的任何一个可以使用类似的基础技术。使用图5的电路200为示例，耗尽型晶体管211、213和222可以通过肖特基-门控高电子迁移率晶体管(hemt)实现或通过在栅极金属和半导体之间具有栅极电介质的金属-绝缘体-半导体hemt来实现。增强型晶体管212、214、215、216和223可以通过不同的栅极结构实现，诸如p型栅极、氟等离子体处理的栅极、或部分/完全凹陷的栅极。自举二极管218可以是肖特基势垒二极管(sbd)，该肖特基势垒二极管(sbd)包括作为阴极的欧姆金属和作为阳极的肖特基金属。替代性地，二极管218可以通过横向场效应整流器(l-fer)实现，该横向场效应整流器包括栅极和源极连接在一起作为阳极并且漏极端子作为阴极的增强型器件。自举二极管218的导通电压vdb需要使得vb-vo(＝vdd-vdb)足以作为由晶体管213和214以及上拉晶体管216形成的反相器的电源。

自举电容器220可以通过金属-绝缘体-金属(mim)电容器、p型栅极电容器、或金属-绝缘体-半导体(mis)电容器来实现。此外，mim电容器、p型栅极电容器和mis电容器可以并联在一起以实现更大的电容密度。类似于图1至图3，当下拉晶体管215导通并且vo为低时，电容器220被充电。当vi输入端子处于逻辑低状态并且下拉晶体管215关断时，电容值需要存储足够的电荷以导通上拉晶体管216。

图6示出了包括使能端子en的自举栅极驱动器电路300的另一替代实施方式，其为非反相输出提供使能功能。电路300的基本拓扑包括由晶体管311、312和330形成的以接地端子作为逻辑“0”的nand逻辑门级、由晶体管313和314形成的以vo作为逻辑“0”的反相器级(具有)、以及由晶体管315和316形成的推挽缓冲级。自举电路包括自举二极管318和自举电容器320。从逻辑上可以看出，仅当使能端子en处于逻辑高状态时，增强型晶体管330才是导通的；在这种状态下，栅极驱动器可以(例如，利用在输入端子vi处接收的脉冲宽度调制信号等)来驱动功率器件308。

图7示出了自举栅极驱动器电路300的另一替代实施方案，其可与(例如，gan)功率器件408集成。图7示出了在栅极驱动器的输出端子vo处具有单独的充电和放电回路的非反相输出。图7的基本拓扑包括由晶体管411和412形成的以接地端子作为逻辑“0”的第一反相器级、由晶体管413和414形成的以vo作为逻辑“0”的第二反相器级、由晶体管415和416形成的推挽缓冲级。自举组件包括自举二极管418和自举电容器420。电阻器440位于充电回路中，电阻器411位于放电回路中。电阻器410和441可以通过固有地形成在algan/gan的界面处的2-deg(二维电子气体)通道电阻器来实现。

图8a示出了用于举例说明具有自举方案(例如图1的栅极驱动器电路100)的一个栅极驱动器电路的驱动能力的测量设置。电阻器880是10欧姆，电容器负载882是200pf。图8b示出输出驱动波形的上升时间tr(2.8纳秒)和下降时间tf(1.6纳秒)。可以看出，栅极驱动器100提供更高的驱动能力、更快的导通过程、和轨到轨输出；(通过比较，当电源为6.0伏时，没有自举方案的类似电路具有明显更大的上升时间tr8.8纳秒、下降时间tf1.6纳秒并且输出信号仅具有4.5伏的幅度)。

图9a示出了栅极驱动器电路100(图1)的示意性波形，其中放电过程对应于vi＝“0”，并且充电过程对应于vi＝“1”。可以看出，在放电过程期间，栅极驱动器的输出为0v，并且自举电容器120两端的电压降(vb-vo)可以充电到(vdd-vdb)；在充电过程期间，由于自举电容器两端稳定的电压降，上拉晶体管116的栅极-源极电压vgsu可以保持为接近(vdd-vdb)，从而vo的幅度可以高达vdd。

图9b示出了利用上拉晶体管116的i-v曲线(实线)绘制的图1至图3的电路100(虚线、点线)与非自举驱动器电路(虚线)的源极电流isource的比较。可以看出，对于具有自举方案的电路100，与其他方案的快速下降形成对比，源极电流isource在充电过程期间保持在高电平。自举栅极驱动器设计能够将功率器件的栅极充电至电压vdd。

转向高频操作，图10示出了当输入脉冲宽度调制为5兆赫并且vdd为6.0伏时图1至图3的实施方式的测得的电压波形。因为自举二极管118的导通电压约为1.5伏，自举电容器120两端的电压降约为4.5伏。当vo被充电至6.0伏时，电压vb可升高至约10.5伏。

图11a和11b示出了具有自举方案的栅极驱动器电路100在由环形振荡器产生的25mhz高频输入脉冲宽度调制信号下正常工作。

图12示出了具有外部20欧姆电阻器形式的负载1240的电阻-负载开关。在该示例中，电压hv为60伏。图13示出了在具有5兆赫的开关频率的一个测试期间的电压波形。

可以看出，提供了一种具有包括二极管和电容器的自举技术的栅极驱动电路。该栅极驱动电路具有低寄生电感、高操作频率、方便的控制方法以及外围电路和功率器件之间的高兼容性。实际上，栅极驱动器电路在(至少)5至25mhz的数量级的高频下适当地操作，并且在电阻负载下适当地操作。栅极驱动器电路可以与例如在同一芯片上制造的功率器件集成，而不需要混合驱动解决方案。

一个或多个方面针对一种包括与功率器件耦接的输出端子的栅极驱动器，所述栅极驱动器包括第一晶体管和第二晶体管，所述第一晶体管包括与第一源极端子电接触的第一栅极端子以及与电源电接触的第一漏极端子，所述第二晶体管包括与输入端子电耦接的第二栅极端子、与第一晶体管的第一源极端子电接触的第二漏极端子以及与地电接触的第二源极端子。另外的方面包括第三晶体管、二极管和第四晶体管，所述第三晶体管包括与第三源极端子电接触的第三栅极端子以及第三漏极端子，所述二极管包括与电源电接触的阳极和与第三晶体管的第三漏极端子电接触的阴极，所述第四晶体管包括与第二晶体管的第二漏极端子电接触的第四栅极端子、与第三晶体管的第三源极端子电接触的第四漏极端子以及与输出端子电接触的第四源极端子。另外的方面包括第五晶体管、第六晶体管和电容器，所述第五晶体管包括与第二晶体管的第二漏极端子电接触的第五栅极端子、与输出端子电耦接的第五漏极端子以及与地电接触的第五源极端子，所述第六晶体管包括与第四晶体管的第四漏极端子电接触的第六栅极端子、与电源电接触的第六漏极端子以及与输出端子电接触的第六源极端子，所述电容器电连接在二极管的阴极和输出端子之间。

功率器件可以包括功率器件晶体管，所述功率器件晶体管包括与输出端子电连接的功率器件晶体管栅极端子、与高压节点电耦接的功率器件晶体管漏极端子以及与地电接触的功率器件晶体管源极端子。功率器件晶体管漏极端子可以经由负载与高压节点电耦接。

与输入端子电耦接的第二栅极端子可以与输入端子电接触。与输出端子电耦接的第五漏极端子可以与输出端子电接触。

第一晶体管可以包括第一耗尽型晶体管，第三晶体管可以包括第二耗尽型晶体管。第二晶体管可以包括第一增强型晶体管，第四晶体管可以包括第二增强型晶体管，第五晶体管可以包括第三增强型晶体管，第六晶体管可以包括第四增强型晶体管。

各方面可以包括反相器级，所述反相器级包括第七晶体管和第八晶体管。第七晶体管可以包括与第七源极端子电接触的第七栅极端子以及与电源电接触的第七漏极端子。第八晶体管可以包括与输入端子电接触的第八栅极端子、与第七晶体管的第七源极端子电接触的第八晶体管的漏极端子以及与地电接触的第八源极端子。第二晶体管的第二栅极端子可以通过与第七晶体管的第七漏极端子电接触而与输入端子电耦接。

其他方面可以包括第七晶体管，所述第七晶体管包括与第一晶体管的第一源极端子电接触的第七漏极端子、与使能端子电接触的第七栅极端子以及与第二个晶体管的第二漏极端子电接触的第七源极端子。

其他方面仍可以包括连接在输出端子和功率器件之间的第一电阻器以及连接在第五晶体管的漏极端子和功率器件之间的第二电阻器。第五漏极端子可以经由第二电阻器和第一电阻器与输出端子电耦接。

第一、第二、第三、第四、第五或第六晶体管中的至少一个可包括硅器件、碳化硅器件、氮化镓器件或砷化镓器件。

一个或多个方面针对一种集成电路，该集成电路包括自举电路、与控制信号输入端子耦接的第一反相器电路、与第一反相器电路耦接的第二反相器电路、包括上拉晶体管和下拉晶体管的推挽电路以及包括具有栅极的功率器件晶体管的功率器件。响应于控制信号输入端子控制第一反相器到第一输出状态，下拉晶体管导通以使功率器件晶体管的栅极放电、关断功率器件，并通过二极管对电容器充电。响应于控制信号输入端子控制第一反相器到第二输出状态，下拉晶体管关断，并且上拉晶体管经由电容器导通以使功率器件导通。

第一反相器电路、第二反相器电路、推挽电路和功率器件可以包括相应的氮化镓器件。各方面可包括至少一个电阻器，其中，响应于下拉晶体管导通，功率器件晶体管的栅极通过至少一个电阻器放电。

第一反相器电路还可以包括与使能信号输入端子耦接的使能晶体管，该使能信号输入端子配置为被控制到禁用状态或被控制到使能状态，该禁用状态防止第一反相器被控制到第二输出状态，该使能状态允许第一个反相器被控制到第二输出状态。

一个或多个方面针对利用第一控制电压向第一反相器级发信号以通过与电源耦接的二极管对电容器充电、关断功率器件，并且在放电操作中通过下拉晶体管对功率器件的晶体管栅极进行放电。各方面包括利用第二控制电压向第一反相器级发信号以将电容器与上拉晶体管栅极耦接以使上拉晶体管导通，并且在充电操作中使功率器件导通。

利用第一控制电压向第一反相器级发信号和利用第二控制电压向第一反相器级发信号可以包括：利用高频率开和关信号驱动第一反相器级。其他方面可以包括将使能信号状态控制到第一状态或者第二状态，该第一状态禁止利用第二控制电压向第一反相器级发信号，该第二状态使得能够利用第二控制电压向第一反相器级发信号。

结论

尽管本发明易于受到各种修改和替换构造的影响，但是其某些示出的实施方式在附图中示出并且已在上文进行了详细描述。然而，应该理解，并不意图将本发明限制于所公开的具体形式，但是相反，其目的是涵盖落入本发明的精神和范围内的所有修改、替代构造和等同物。

除了本文描述的各种实施方式之外，应当理解，可以使用其他类似的实施方式，或者可以对所描述的实施方式进行修改和添加，以用于执行相应的实施方式的相同或等同的功能而不偏离相应的实施方式。因此，本发明不限于任何单个实施方式，而是根据所附权利要求在广度、精神和范围上进行解释。