专利名称：相位比较电路和cdr电路的制作方法
技术领域：
本发明涉及输出与数据信号和时钟信号的相位差对应的脉冲宽度的相位误差信号的相位比较器，和进行时钟信号和数据信号的相位同步、再生数据信号的CDR电路。
背景技术：
以往，在光通信系统的接收装置中，人们熟悉再生(恢复)接收信号的各种各样的电路方式。CDR(时钟和数据恢复电路，Clock and DataRecovery Circuit)电路，是用来从所接收到的数据信号中提取时钟信号，使用相位比较电路进行时钟信号与数据信号的相位同步以再生数据信号的电路方式。另一方面，PLL电路(锁相环电路，Phase Locked Loop Circuit)，是用来使用相位频率比较电路，使来自压控振荡器的时钟信号与从外部输入进来的时钟信号同步的电路方式。相对于PLL电路进行时钟信号彼此间的频率比较，CDR电路在进行随机的数据信号与时钟信号之间的相位比较这一点上不同。
CDR电路的相位比较电路，是用相位误差信号Error与基准信号Ref的脉冲宽度之差表示输入的数据信号Din与所提取的时钟信号CK的相位差的电路。作为现有的相位比较电路的一个例子，半速率型线性相位比较电路，已公开于Jafar Savoj和Behzad Razavi所著的“A 10-Gb/s CMOSClock and Data Recovery Circuit with a Half-Rate Linear Phase Detector”，IEEE Journal of Solid-state Circuits，vol.36，No.5，pp.761-769，May 2001。
图1示出了现有的相位比较电路。用2个锁存电路L1、L2锁存数据信号Din。锁存电路L1在时钟信号CK的上升沿处锁存数据信号Din，锁存电路L2在时钟信号CK的下降沿处锁存数据信号Din。异或电路E1把锁存电路L1、L2的输出Q1、Q2的异或(XOR)当作相位误差信号Error输出。另一方面，输出Q1和Q2分别用2个锁存电路L3、L4进行锁存。锁存电路L3在时钟信号CK的下降沿处进行锁存，锁存电路L4在时钟信号CK的上升沿处进行锁存。异或电路E2把锁存电路L3、L4的输出Q3、Q4的XOR当作基准信号Ref输出。
图2示出了相位比较电路的动作。在数据信号Din存在着过渡(迁移)的情况下，相位误差信号Error具有相当于数据信号的过渡边沿(在图2中用X1表示)与时钟信号CK的上升沿(在图2中用Y1表示)之间的时间差，以及数据信号的过渡边沿(在图2中用X2表示)与时钟信号CK的下降沿(在图2中用Y2表示)之间的时间差的脉冲宽度。基准信号Ref，在数据信号Din存在着过渡(迁移)的情况下，总是从时钟信号CK的下降沿到上升沿的宽度(与数据周期T相等)的脉冲。在变成为时钟信号CK的上升(或下降)沿位于数据信号Din的中央的所希望的相位关系时，相位误差信号Error的脉冲宽度就将变成为基准信号Ref的脉冲宽度的1/2。
在时钟信号CK的上升沿位于距数据信号Din的中央超前Δt(在图2中作为Δt的最大范围表示为±0.5*T)时，相位误差信号Error的脉冲宽度相对于基准信号Ref的脉冲宽度的1/2减少Δt。在时钟信号CK的上升沿位于距数据信号Din的中央滞后Δt时，相位误差信号Error的脉冲宽度相对于基准信号Ref的脉冲宽度的1/2增加Δt。
在现有的相位比较电路中，作为异或电路E1的输出的相位误差信号Error，是具有数据信号Din的过渡(迁移)边沿和其后的时钟信号CK的过渡边沿之间的时间宽度的脉冲。若设数据信号Din的周期为Tsec、数据速度为f/2Hz(时钟信号换算)，则相位误差信号Error的脉冲宽度就将变成为小于等于0.5*T。因此对电路所要求的动作速度，按频率换算则最高将变成为大于等于fHz。就是说，为了实现现有的相位比较电路和使用它的CDR电路，能够以大于等于要输入的数据速度的2倍的速度进行动作的元件是必不可少的。
发明内容
本发明的目的在于提供缓和相位比较电路的动作速度，即便是对于高速的数据信号输入也具有稳定的时钟提取功能和数据整形功能的CDR电路。
本发明的一个实施例的相位比较电路以具有所输入的数据信号的单位时间宽度的2倍的周期的时钟信号进行动作。向第1锁存电路和第2锁存电路输入数据信号，第1锁存电路用第1时钟信号进行锁存，第2锁存电路用作为第1时钟信号的反转时钟的第2时钟信号进行锁存。向第3锁存电路输入第1锁存电路的输出，向第4锁存电路输入第2锁存电路的输出，第3锁存电路用第2时钟信号进行锁存，第4锁存电路用第1时钟信号进行锁存。把第2锁存电路的输出与第3锁存电路的输出之间的异或当作第1相位误差信号，把第1锁存电路的输出与第4锁存电路的输出之间的异或当作第2相位误差信号。
另一实施例的相位比较电路，把第2锁存电路的输出连接到第1延迟电路上，把第1延迟电路的输出与第3锁存电路的输出之间的异或当作第1相位误差信号，把第1锁存电路的输出连接到第2延迟电路上，把第2延迟电路的输出与第4锁存电路的输出之间的异或当作第2相位误差信号。
图1是现有的相位比较电路的电路图；图2是示出了现有的相位比较电路的动作的时序图；图3是本发明的实施例1的相位比较电路的电路图；图4是示出了本发明的实施例1的相位比较电路的动作的时序图；图5A～5C是对实施例1的相位比较电路的相位误差信号与现有的相位比较电路的相位误差信号的脉冲宽度进行了比较的图；图6是本发明的实施例2的相位比较电路的电路图；图7是本发明的一个实施例的CDR电路的电路图；
图8是本发明的实施例1的电荷泵电路的电路图；图9是本发明的实施例2的电荷泵电路的电路图。
具体实施例方式
以下，参看附图对本发明的实施例进行详细说明。
(相位比较电路)图3示出了本发明的实施例1的相位比较电路。相位比较电路由4个锁存电路L1(第1锁存电路)、L2(第2锁存电路)、L3(第3锁存电路)、L4(第4锁存电路)，和3个异或电路E1、E2、E3，和2个AND电路A1、A2构成。
在实施例1的相位比较电路中，数据信号Din共同地连接到锁存电路L1、L2的数据端子D上。锁存电路L1的输出端子Q连接到锁存电路L3的数据端子D以及异或电路E2的第1输入端子上。锁存电路L2的输出端子Q连接到锁存电路L4的数据端子D以及异或电路E1的第1输入端子上。锁存电路L3的输出端子Q连接到异或电路E1的第2输入端子上以及异或电路E3的第1输入端子上。锁存电路L4的输出端子Q连接到异或电路E2的第2输入端子上以及异或电路E3的第2输入端子上。异或电路E1的输出是相位比较电路的相位误差信号Error1(第1相位误差信号)。异或电路E2的输出是相位比较电路的相位误差信号Error2(第2相位误差信号)。
异或电路E3的输出端子共同地连接到AND电路A1与AND电路A2的第1输入端子上。时钟信号CK1(第1时钟)连接到锁存电路L1的时钟输入端子C和锁存电路L4的时钟输入端子C和AND电路A2的第2输入端子上。此外，作为时钟信号CK1的反转时钟的时钟信号CK2(第2时钟)连接到锁存电路L2的时钟输入端子C和锁存电路L3的时钟输入端子C和AND电路A1的第2输入端子上。时钟信号CK1和时钟信号CK2是具有数据信号Din的周期T的2倍的周期的半速率时钟。
参看图4说明实施例1的相位比较电路的动作。把时钟信号CK1和时钟信号CK2的过渡边沿位于数据信号Din的中央(数据信号周期T的中央的时间点)的状态，称为“相位一致”状态。把时钟信号CK1和时钟信号CK2的过渡边沿从数据信号Din的中央偏移开来的时间量称为“相位误差”。相位比较器，把相位一致时的相位误差信号的脉冲宽度作为基准宽度，把相位误差直接地从相位误差信号的基准宽度增减后输出。作为异或电路E1、E2的输出的相位误差信号Error1、Error2，在数据信号Din中连续的2个数据从高变成为低或从低变成为高地进行过渡的情况下输出。
此外，相位比较器把将异或电路E3的输出和时钟CK2连接起来的AND电路A1的输出当作基准信号Ref1，把将异或电路E3的输出和时钟CK1连接起来的AND电路A2的输出当作基准信号Ref2。基准信号Ref1、Ref2，是在数据信号Din中，仅仅在连续的2个数据从高过渡成低或从低过渡成高的情况下，才具有从时钟CK1的上升沿到时钟CK2的上升沿为止的时间宽度(与数据信号周期T的单位时间宽度相等)的脉冲。
相位比较器，在锁存电路L1中，在时钟信号CK1的上升沿处锁存数据信号Din。锁存电路L1的输出是图4的输出q1。由于锁存电路L1仅仅锁存偶数号的数据，故(在没有相位误差的情况下)所锁存的数据的长度可伸长到数据周期T的1.5倍。此外，在锁存电路L2中，在时钟信号CK2的上升沿处锁存数据信号Din。锁存电路L2的输出是图4的输出q2。由于锁存电路L2仅仅锁存奇数号的数据，故(在没有相位误差的情况下)所锁存的数据的长度可伸长到数据周期T的1.5倍。
用锁存电路L3在时钟信号CK2的上升沿处锁存输出q1。锁存电路L3的输出q3使数据信号Din的偶数号的数据(在没有相位误差的情况下)延迟T/2。同样，用锁存电路L4在时钟信号CK1的上升沿处锁存输出q2。锁存电路L4的输出q4使数据信号Din的奇数号的数据(在没有相位误差的情况下)延迟T/2。
在异或电路E1中，可以得到本身为作为数据信号Din的第n号的数据的输出q3和作为第n+1号(n为偶数)的数据的q2的异或的相位误差信号Error1。此外，在异或电路E2中，可以得到本身为作为数据信号Din的第m号的数据的输出q4和作为第m+1号(m为奇数)的数据的输出q1的异或的相位误差信号Error2。由于锁存电路L1的偶数号的输出数据宽度与锁存电路L2的奇数号的输出数据宽度(在没有相位误差的情况下)已经延伸为1.5*T，故相位误差信号Error1和相位误差信号Error2的脉冲宽度延长为1.5*T。
相位误差信号Error1的脉冲的上升沿是数据信号Din过渡点(在图4中表示为X1)，下降沿是时钟信号CK1的上升沿(在图4中表示为Y1)。相位误差信号Error2的脉冲的上升沿是数据信号Din过渡点(在图4中表示为X2)，下降沿是时钟信号CK2的上升沿(在图4中表示为Y2)。就是说，相位误差信号Error1(相位误差信号Error2)的脉冲宽度为对数据信号周期T加上一个从数据信号Din的过渡点到时钟信号CK1(时钟信号CK2)的上升沿为止的时间0.5*T(在没有相位误差的情况下)的时间宽度。
相位误差信号Error1与相位误差信号Error2的脉冲宽度，以作为没有相位误差的情况下的脉冲宽度的1.5*T为中心，增减作为相位误差的0.5*T(1.5*T±0.5*T)。因此，数据信号Din与时钟信号CK1、CK2之间的相位误差，就可以作为相位误差信号Error1与相位误差信号Error2的脉冲宽度的变化量输出。倘采用实施例1，则在数据信号Din与时钟信号CK1、CK2之间的相位误差为±Δt的情况下，就可以把相位误差信号的脉冲宽度从现有的相位比较电路的0.5*T±Δt伸长为1.5*T±Δt。因此，就可以用动作速度慢的元件构成高速的相位比较器。
参看图5A-5C，对实施例1的相位比较电路的相位误差信号和现有的相位比较电路的相位误差信号的脉冲宽度进行比较。如图5A所示，在数据信号Din与时钟信号CK1、CK2的相位一致的状态下，实施例1的相位比较电路的相位误差信号Error1、Error2的脉冲宽度为T0(＝T+T1)，而现有的相位比较电路的相位误差信号Error的脉冲宽度为T1。
但是，如图5B所示，在时钟信号CK1(CK2)的相位超前的情况下，在现有的相位比较电路中，脉冲宽度将恰好减少一个信号的上升与下降的量(图5B的δ)。此外，在数据信号Din的相位超前的情况下，也有时候因相位误差信号Error消失而不能输出。相对于此，在实施例1的相位比较电路中，例如，即便是产生了超过1/4的相位误差，相位误差信号Error1、Error2也不会消失，可以把相位误差表示为相位误差信号的脉冲宽度。
如图5C所示，在时钟信号CK1(CK2)的相位滞后的情况下，不论在哪一个相位比较电路中，脉冲宽度都将增大，可以把相位误差表示为相位误差信号的脉冲宽度。如上所述，对于实施例1的相位比较电路，由于相位误差信号Error1、Error2的脉冲宽度已被伸长，故难于产生由信号的上升时间和下降时间的影响所产生的误差。因此，就可以对宽广的范围的相位误差高精度地进行相位比较。
基准信号Ref1是向AND电路A1输入已连接到锁存电路L3的输出q3和锁存电路L4的输出q4上的异或电路E3的输出、和时钟信号CK2所得到的信号。基准信号Ref2是向AND电路A2输入异或电路E3的输出和时钟信号CK1所得到的信号。基准信号Ref1在数据信号Din的第n号数据与第n+1号数据(n为偶数)中存在着过渡的情况下将变成为脉冲。基准信号Ref2在数据信号Din的第m号数据与第m+1号数据(m为奇数)中存在着过渡的情况下将变成为脉冲。
基准信号Ref1和基准信号Ref2的脉冲，与数据信号Din和时钟信号CK1、CK2的相位关系无关，是数据周期为T的脉冲。基准信号Ref1为判别相位误差信号Error1的脉冲宽度的增减的基准脉冲，基准信号Ref2为判别相位误差信号Error2的脉冲宽度的增减的基准脉冲。
根据实施例1，虽然把锁存电路的动作边沿设为时钟的上升沿，但是可以容易地进行类推将之变更为下降沿。数据信号Din的第偶数号或第奇数号这样的表现，为了便于说明，把第0号用做基准，也可以以第1号为基准规定第奇数号或第偶数号。此外，虽然把基准信号分离成基准信号Ref1和基准信号Ref2，但是，也可以把异或电路E3的输出用做基准信号。再有，虽然是用具有所输入的数据信号的2倍的周期的时钟信号进行了说明，但是，也可以用具有2的倍数的周期的时钟信号使相位误差信号的脉冲宽度进一步伸长来判定相位误差。
图6示出了本发明的实施例2的相位比较电路。在具备延迟电路D1(第1延迟电路)和延迟电路D2(第2延迟电路)这一点上与实施例1的相位比较电路不同。对于电路的连接和动作，仅仅说明与实施例1的差异。延迟电路D1的输入端子被连接到锁存电路L2的输出上，延迟电路D1的输出端子被连接到异或电路E1的第1输入端子上。延迟电路D2的输入端子被连接到锁存电路L1的输出上，延迟电路D2的输出端子被连接到异或电路E2的第1输入端子上。
延迟电路D1、D2分别使锁存电路L2和L1的输出q2、q1延迟。延迟量要设定为使得输出q3、q4在锁存电路L3或锁存电路L4的时钟信号进行过渡之后进行过渡期间的输出延迟时间那种程度的延迟量。借助于该设定，锁存电路L1(锁存电路L2)与锁存电路L3(锁存电路L4)的输出的过渡定时就会一致。这样一来，就将对产生相位误差信号Error1、Error2的异或电路E1、E2的2个输入端子间的延迟差进行修正。就可以使相位误差信号Error1、Error2的宽度接近数据信号Din与时钟信号CK1、CK2之间的相位差，与实施例1比较，可以进行精度更高的相位比较。
(CDR电路)图7示出了本发明的一个实施例的CDR电路。CDR电路由相位比较电路PD，第1电荷泵电路CP_1，第2电荷泵电路CP_2，环路滤波器LOF，两相-单相电压变换电路DSC，和压控振荡电路VCO构成。相位比较电路PD，例如，是图3所示的实施例1的相位比较电路，输出表示数据信号Din的过渡点与时钟信号CK1的上升沿之间的相位差的相位误差信号Error1，和表示数据信号Din的过渡点与时钟信号CK2的上升沿之间的相位差的相位误差信号Error2。此外，在数据信号Din中连续的2个数据发生了过渡的情况下，就输出具有从时钟信号CK2的上升沿到时钟信号CK1的上升沿的时间宽度的基准信号Ref1，和具有从时钟信号CK1的上升沿到时钟信号CK2的上升沿的时间宽度的基准信号Ref2。
另外，在图7中，Dout_1是与时钟信号CK1对应的数据信号输出，Dout_2是与时钟信号CK2对应的数据信号输出，CKout是时钟信号CK1的输出。
向第1电荷泵电路CP_1输入相位误差信号Error1和基准信号Ref1，向第2电荷泵电路CP_2输入相位误差信号Error2和基准信号Ref2。电荷泵电路CP_1、Cp_2在相位误差信号为高的期间，通过信号线vcont+向环路滤波器LOF流入电流，通过信号线vcont-从环路滤波器LOF提取电流。此外，在基准信号为高的期间，通过信号线vcont-向环路滤波器LOF流入电流，通过信号线vcont+提取电流。在相位误差信号和基准信号都为低的情况下，在信号线vcont+和vcont-中的任何一者中都不流动电流。
信号线vcont+和信号线vcont-分别连接到形成环路滤波器LOF的电阻R1和电阻R2的一端上。在相位一致的状态下，在相位误差信号分别为高的期间内向环路滤波器LOF的电容C1流入的总电荷量，与在基准信号分别为高的期间内从电容C1流出的总电荷量平衡，信号线vcont+和vcont-间的电位差保持恒定。
在这里，把在相位误差信号为高的期间内向环路滤波器LOF流入的电流称为源(source)电流，把基准信号为高的期间内流入到环路滤波器LOF内的电流叫做吸入(sink)电流。第1电荷泵电路CP_1和第2电荷泵电路CP_2的源电流和吸入电流之间的电流比，为了使相位一致的状态下出入电容C1的电荷量平衡，要设定成相位误差信号与基准信号的脉冲宽度的比的倒数。就是说，源电流和吸入电流的电流比为2∶3。
另一方面，在对于数据信号Din的过渡点的中央时钟信号CK1的上升沿的相位滞后时，相位误差信号为高的期间的宽度展宽，信号线vcont+和vcont-间的电位差将向正侧增加。在对于数据信号Din的过渡点的中央时钟信号CK1的上升沿的相位超前时，相位误差信号为高的期间的宽度变窄，信号线vcont+和vcont-间的电位差将向负侧增加。信号线vcont+和vcont-向两相-单相电压变换电路DSC输入。
两相-单相电压变换电路DSC把在信号线vcont+和vcont-之间的电位差变换成作为其输出的信号线vcont的电压电平。如果信号线vcont+和vcont-间的电位差向正侧增加，则输出一侧的信号线vcont的电位上升，如果信号线vcont+和vcont-间电位差向负侧增加，则输出一侧的信号线vcont的电位就将下降。在相位一致状态下，信号线vcont的值为定值。信号线vcont被连接到压控振荡电路VCO上。
压控振荡电路VCO相对于数据周期T以频率f/2(＝1/(2*T)附近的频率进行振荡，作为时钟信号CK1输出。当从两相-单相电压变换电路DSC输出的信号线vcont为高电平时，频率上升，而当信号线vcont为低高电平时，频率下降。借助于此，就可以把时钟信号CK1的上升沿调整为使之位于数据信号Din的过渡点的中央，进行时钟信号与数据信号的相位同步，以再生数据信号。
图8示出了本发明的实施例1的电荷泵电路。由于CDR电路中的第1电荷泵电路CP_1与第2电荷泵电路CP_2是同一电路，故在这里记述为电荷泵电路CP_n。电荷泵电路CP_n由4个电流源Ip1、Ip2、In1、In2，和NMOS晶体管QN1、QN2、QN3、QN4构成。作为电荷泵电路CP_n的输入的相位误差信号Error1(相位误差信号Error2)施加到晶体管QN1的栅极电极上，相位误差信号Error1(相位误差信号Error2)的反转信号施加到晶体管QN2的栅极电极上。此外，基准信号Ref1(基准信号Ref2)施加到晶体管QN3的栅极电极上，基准信号Ref1(基准信号Ref2)的反转信号施加到晶体管QN4的栅极电极上。
晶体管QN1、QN2的源极电极被连接到共同的电流源In2的电源VDD一侧，晶体管QN3、QN4的源极电极则连接到共同的电流源In1的电源VDD一侧。晶体管QN1、QN3的漏极电极在被连接到电流源Ip1的电源VSS一侧上的同时还被连接到输出信号线vcont-上。晶体管QN2、QN4的漏极电极在被连接到共同的电流源Ip2的电源VSS一侧上的同时还被连接到输出信号线vcont+上。
在相位一致的状态下，相位误差信号Error1、Error2脉冲宽度与基准信号Ref1、Ref2的脉冲宽度之比，如图4所示为3∶2。在电荷泵电路CP_n中，电流源Ip1与电流源In1的电流值设定为相等值Io，电流源Ip2与电流源In2的电流值设定为相等值(2/3)*Io。相位误差信号Error1、Error2为高的期间的源电流将变成为(2/3)*Io，基准信号Ref1、Ref2为高的期间的吸入电流则变成为Io。可以使对相位误差信号Error1、Error2的脉冲宽度(3/2)*T乘上源电流(2/3)*Io后的源(source)电荷量T*Io，与对基准信号Ref1、Ref2的脉冲宽度T乘上吸入电流Io后的源电荷量T*Io相等。这样一来，就可以在相位一致的状态下使出入电容C1的电荷量平衡。
图9示出了本发明的实施例2的电荷泵电路。电荷泵电路CP_n是把图8所示的实施例1的电荷泵电路CP_n的电流源Ip1置换成PMOS晶体管QP1，把电流源Ip2置换成PMOS晶体管QP2，把电流源In1置换成NMOS晶体管QN6，把电流源In2置换成NMOS晶体管QN5的电路。晶体管QP1、QN6借助于由晶体管QP4、QN8构成的电流镜电路使用控制用输入电压v1进行控制，并流动共同的电流Io。晶体管QP2、QN5借助于由晶体管QP3、QN7构成的电流镜电路使用控制用输入电压v2进行控制，并流动共同的电流k*Io。
控制用输入电压v1、v2可以从外部设定为任意的电压。这样一来，就可以任意地设定电荷泵电路CP_n的源电流和吸入电流的电流比k。因此，就可以借助于外部电压v1、v2，把相位一致的状态的相位误差信号Error1、Error2和基准信号Ref1、Ref2的脉冲宽度比变为(1/k)。就是说，在相位误差为0时，就可以调整数据信号Din与时钟信号CK1的相位关系。借助于此，就可以如图4所示把作为相位比较电路的输出的相位误差信号Error1、Error2的脉冲宽度从1.5*T调整成例如1.3*T。即便是如图5C所示的时钟信号CK1(CK2)的相位滞后的情况下，也可以在相位误差更大的范围内高精度地进行相位比较。
另外，两相-单相电压变换电路DSC可以用使用一般的运算放大器的加法运算电路构成，压控振荡电路VCO则可以用使用一般的LC振荡电路、环形振荡器电路构成。此外，环路滤波器LOF也可以用单相的电荷泵与单相的滤波器和电压跟随器电路构成而无须使用上边所说的两相环路滤波器。
权利要求书(按照条约第19条的修改)在上述数据信号与上述时钟信号的相位一致的状态下，与上述第1和第2相位误差信号相对应地流入到上述环路滤波器内的源电流，以及与第1和第2基准信号相对应地流入到环路滤波器内的吸入电流变成为相等。
8.据权利要求7所示的CDR电路，其特征在于上述电荷泵电路包括受外部电压控制的电流供给装置以调整上述源电流与上述吸入电流之比。
9.(增加)一种相位比较电路，其特征在于是以具有所输入的数据信号的单位时间宽度的2倍的周期的时钟信号进行动作的相位比较电路，以任意的时间宽度伸展将上述数据信号的过渡点与上述时钟信号的过渡点之间的相位差表示为脉冲宽度的相位误差信号的脉冲宽度。
10.(增加)一种CDR电路，其特征在于是包括相位比较电路、电荷泵电路和环路滤波器，以具有所输入的数据信号的单位时间宽度的2倍的周期的时钟信号进行动作的CDR电路，上述相位比较电路以任意的时间宽度伸展将上述数据信号的过渡点与上述时钟信号的过渡点之间的相位差表示为脉冲宽度的相位误差信号的脉冲宽度，并向上述电荷泵电路输出。
11.(增加)一种相位比较电路，其特征在于是以具有所输入的数据信号的单位时间宽度的自然数倍数的周期的时钟信号进行动作的相位比较电路，以任意的时间宽度伸展将上述数据信号的过渡点与上述时钟信号的过渡点之间的相位差表示为脉冲宽度的相位误差信号的脉冲宽度。
12.(增加)一种CDR电路，其特征在于是包括相位比较电路、电荷泵电路和环路滤波器，以具有所输入的数据信号的单位时间宽度的自然数倍数的周期的时钟信号进行动作的CDR电路，上述相位比较电路以任意的时间宽度伸长将上述数据信号的过渡点与上述时钟信号的过渡点之间的相位差表示为脉冲宽度的相位误差信号的脉冲宽度，并向上述电荷泵电路输出。
权利要求
1.一种相位比较电路，其特征在于是以具有所输入的数据信号的单位时间宽度的2倍的周期的时钟信号进行动作的相位比较电路，向第1锁存电路和第2锁存电路输入上述数据信号，上述第1锁存电路以第1时钟信号进行锁存，上述第2锁存电路以作为上述第1时钟信号的反转时钟的第2时钟信号进行锁存；向第3锁存电路输入上述第1锁存电路的输出，向第4锁存电路输入上述第2锁存电路的输出，上述第3锁存电路以上述第2时钟信号进行锁存，上述第4锁存电路以上述第1时钟信号进行锁存；把上述第2锁存电路的输出与上述第3锁存电路的输出之间的异或当作第1相位误差信号，把上述第1锁存电路的输出与上述第4锁存电路的输出之间的异或当作第2相位误差信号。
2.根据权利要求1所述的相位比较电路，其特征在于把上述第2锁存电路的输出连接到第1延迟电路上，把该第1延迟电路的输出与上述第3锁存电路的输出之间的异或当作上述第1相位误差信号；把上述第1锁存电路连接到第2延迟电路上，把该第2延迟电路的输出与上述第4锁存电路的输出之间的异或当作上述第2相位误差信号。
3.一种相位比较电路，其特征在于，是以具有所输入的数据信号的单位时间宽度的2倍的周期的时钟信号进行动作的相位比较电路；输出把上述数据信号的过渡点与第1时钟信号的上升沿之间的相位差表示为脉冲宽度的第1相位差信号，和把上述数据信号的过渡点与作为上述第1时钟信号的反转时钟的第2时钟信号的上升沿之间的相位差表示为脉冲宽度的第2相位差信号。
4.根据权利要求3所述的相位比较电路，其特征在于，输出为了判别上述第1相位差信号的脉冲宽度的增减，在上述数据信号中连续的2个数据间产生了过渡的情况下，具有从上述第2时钟信号的上升沿到上述第1时钟信号的上升沿为止的时间宽度的第1基准信号，以及为了判别上述第2相位差信号的脉冲宽度的增减，在上述数据信号中连续的2个数据间产生了过渡的情况下，具有从上述第1时钟信号的上升沿到上述第2时钟信号的上升沿为止的时间宽度的第2基准信号。
5.一种相位比较电路，其特征在于是以具有所输入的数据信号的单位时间宽度的2倍的周期的时钟信号进行动作的相位比较电路，把上述数据信号的过渡点与上述时钟信号的过渡点之间的相位差表示为脉冲宽度的相位误差信号的脉冲宽度，伸展上述数据信号的单位时间宽度。
6.根据权利要求5所述的相位比较电路，其特征在于，输出把偶数号的上述数据信号的过渡点与上述时钟信号的上升沿之间的相位差表示为脉冲宽度的第1相位误差信号，以及把奇数号的上述数据信号的过渡点与上述时钟信号的下降沿之间的相位差表示为脉冲宽度的第2相位误差信号。
7.一种CDR电路，其特征在于，是包括相位比较电路、电荷泵电路和环路滤波器，以具有所输入的数据信号的单位时间宽度的2倍的周期的时钟信号进行动作的CDR电路，其构成为上述相位比较电路，输出把上述数据信号的过渡点与上述时钟信号的上升沿之间的相位差表示为脉冲宽度的第1相位误差信号，和把上述数据信号的过渡点与上述时钟信号的下降沿之间的相位差表示为脉冲宽度的第2相位误差信号，在上述数据信号中连续的2个数据间产生了过渡的情况下，输出具有从上述时钟信号的下降沿到上述时钟信号的上升沿为止的时间宽度的第1基准信号，和具有从上述时钟信号的上升沿到上述时钟信号的下降沿为止的时间宽度的第2基准信号；上述电荷泵电路包括输入上述第1相位误差信号和上述第1基准信号的第1电荷泵电路，和输入上述第2相位误差信号和上述第2基准信号的第2电荷泵电路；在上述数据信号与上述时钟信号的相位一致的状态下，与上述第1和第2相位误差信号相对应地流入到上述环路滤波器内的源电流，以及与第1和第2基准信号相对应地流入到环路滤波器内的吸入电流变成为相等。
8.据权利要求7所示的CDR电路，其特征在于上述电荷泵电路包括受外部电压控制的电流供给装置以调整上述源电流与上述吸入电流之比。
全文摘要
本发明提供一种缓和相位比较电路的动作速度，即便是对于高速的数据信号输入也具有稳定的时钟提取功能和数据整形功能的CDR电路。在用具有所输入的数据信号的单位时间宽度的2倍的周期的时钟信号进行动作的相位比较电路中，把表示数据信号的过渡点与时钟信号的过渡点之间的相位差的相位误差信号的脉冲宽度伸长数据信号的单位时间宽度。
文档编号H03L7/08GK1717868SQ20048000149
公开日2006年1月4日 申请日期2004年3月4日 优先权日2003年3月4日
发明者大友祐辅, 野河正史 申请人:日本电信电话株式会社