发送装置的制作方法

专利名称：发送装置的制作方法
技术领域：
本发明涉及适用于通过改变以电阻为终端的一对差动传输线路中的
电流方向来发送接收数字信号的小振幅差动信号方式(LVDS: Low-Voltage Differential Signaling,低压差分信号)的发送装置。
背景技术：
LVDS用于通过改变以电阻为终端的一对差动传输线路中的电流方 向来发送接收数字信号，并被标准化为IEEEP 1596.3， 一般可以以高速/ 低功耗/低噪声而发送接收数字信号。
LVDS中所使用的发送装置具有与一对差动传输线路连接的第1输 出端子和第2输出端子，在应发送的数字信号为H电平时，输出从第1 输出端子经由一对差动传输线路流向第2输出端子的电流信号，在应发 送的数字信号为L电平时，输出从第2输出端子经由一对差动传输线路 流向第l输出端子的电流信号。
可是，在进行高速/长距离的信号传输时，由于差动传输线路中的信 号的AC成分的衰减，存在接收时的比特错误率增大的问题。S卩，在应 发送的数字信号的电平反转，而从发送装置的第1输出端子和第2输出 端子输出的电流信号的流向反转时，在该反转后电流信号的大小要达到 规定值需要时间，其结果，容易在接收装置侧产生接收错误。
专利文献1中公开有用于解决这种问题的发明。在该文献公开的发 明的发送装置中，在将从第1输出端子和第2输出端子输出的电流信号 的流向反转后的一定期间，使电流信号大于规定值，由此縮短反转后电 流信号的大小达到规定值所需要的时间。
专利文献1:日本特开2002—368600号公报
在上述专利文献1公开的发明的发送装置中，为了在将电流信号的
流向反转后的一定期间，使电流信号大于规定值，在电流源侧具有用于
进行电流控制的有源(active)元件，并且在电流吸入(sink)侧具有用 于进行电压控制的无源(passive)元件。这样，在发送装置中进行电流 控制和电压控制这双方控制，所以由于电流信号经由差动传输线路和终 端电阻而回送Oo叩back)的现象，共模(common mode)电位容易变 动，存在EMI (electromagnetic interference,电磁干扰)噪声增大的问题。

发明内容
本发明就是为了解决上述问题而提出的，其目的在于提供一种发送 装置，其可抑制共模电位的变动而进行高速/长距离的信号传输。
本发明涉及的发送装置通过改变向以电阻为终端的一对差动传输线 路输出的电流信号的流向来发送数字信号，其特征在于，该发送装置具 有(1)主缓冲器电路，其具有与差动传输线路连接的第1主输出端子 和第2主输出端子，在应发送的数字信号为H电平时，输出从第1主输 出端子经由差动传输线路流向第2主输出端子的电流信号，在应发送的 数字信号为L电平时，输出从第2主输出端子经由差动传输线路流向第1 主输出端子的电流信号；(2)以及预增强缓冲器电路，该预增强缓冲器 电路包括与第1主输出端子连接的第1输出端子；与第2主输出端子 连接的第2输出端子；分别产生恒定电流的第1电流源和第2电流源； 以及切换第1电流源、第2电流源、第1输出端子和第2输出端子之间 的连接关系的开关电路。另外，该发送装置中包含的预增强缓冲器电路 的特征在于，(a)利用开关电路使第1电流源和第1输出端子相互连接， 并且使第2电流源和第2输出端子相互连接，由此输出从第1输出端子 经由差动传输线路流向第2输出端子的电流信号，(b)利用开关电路使 第1电流源和第2输出端子相互连接，并且使第2电流源和第1输出端 子相互连接，由此输出从第2输出端子经由差动传输线路流向第1输出 端子的电流信号。
在该发送装置中，主缓冲器电路的第1主输出端子和预增强缓冲器 电路的第1输出端子相互连接，并且，主缓冲器电路的第2主输出端子 和预增强缓冲器电路的第2输出端子相互连接，它们还与以电阻为终端 的一对差动传输线路连接。在主缓冲器电路中，在应发送的数字信号为H 电平时，输出从第1主输出端子经由差动传输线路流向第2主输出端子
的电流信号，并且，在应发送的数字信号为L电平时，输出从第2主输
出端子经由差动传输线路流向第1主输出端子的电流信号。在预增强缓 冲器电路中，利用开关电路使第1电流源和第1输出端子相互连接，并
且使第2电流源和第2输出端子相互连接，由此输出从第1输出端子经 由差动传输线路流向第2输出端子的电流信号。并且，在预增强缓冲器 电路中，利用开关电路使第1电流源和第2输出端子相互连接，并且使 第2电流源和第1输出端子相互连接，由此输出从第2输出端子经由差 动传输线路流向第1输出端子的电流信号。
预增强缓冲器电路优选(a)在从应发送的数字信号由L电平反转为 H电平的时刻起的恒一定期间(以下称为"第l期间")，利用开关电路使 第1电流源和第1输出端子相互连接，并且使第2电流源和第2输出端 子相互连接，输出从第1输出端子经由差动传输线路流向第2输出端子 的电流信号，(b)在从应发送的数字信号由H电平反转为L电平的时刻 起的一定期间(以下称为"第2期间")，利用开关电路使第1电流源和第 2输出端子相互连接，并且使第2电流源和第1输出端子相互连接，输出 从第2输出端子经由差动传输线路流向第1输出端子的电流信号，(c) 在既不是第1期间也不是第2期间的期间(以下称为"第3期间")，利用 开关电路使第1电流源与第1输出端子和第2输出端子都断开，并且使 第2电流源与第1输出端子和第2输出端子都断开。
该情况下，在从应发送的数字信号的电平反转的时刻起的一定期间 (第1期间或第2期间)，从发送装置向差动传输线路输出的电流信号是 在从主缓冲器电路输出的电流信号中加上从预增强缓冲器电路输出的电 流信号后的电流信号，所以强度增大。因此，可縮短在电平反转后电流 信号的大小达到规定值所需要的时间。另一方面，在既不是第1期间也 不是第2期间的第3期间中，预增强缓冲器电路的第1输出端子和第2 输出端子分别处于高阻抗状态，从发送装置向差动传输线路输出的电流
信号仅是从主缓冲器电路输出的电流信号。另外，通过始终使预增强缓 冲器电路的第1输出端子和第2输出端子分别处于高阻抗状态，可利用 主缓冲器电路原本的特性。
预增强缓冲器电路优选还包括电压保持电路，该电压保持电路在第 3期间使第1电流源和开关电路的连接点(以下称为"第1连接点")的电
位保持恒定，并且使第2电流源和开关电路的连接点(以下称为"第2连
接点")的电位保持恒定。该情况下，在预增强缓冲器电路的输出处于高
阻抗状态的第3期间，利用电压保持电路使第1电流源和开关电路的连 接点(第1连接点)的电位保持恒定，并且使第2电流源和开关电路的 连接点(第2连接点)的电位保持恒定，所以可实现共模电位的稳定化。
预增强缓冲器电路中包含的开关电路优选具有第1开关，其设于
第1连接点和第1输出端子之间；第2幵关，其设于第1连接点和第2 输出端子之间；第3开关，其设于第2连接点和第1输出端子之间；以 及第4开关，其设于第2连接点和第2输出端子之间。并且，预增强缓 冲器电路中包含的电压保持电路优选具有第5开关，其进行与第1开 关的开闭动作相反的开闭动作；第6开关，其进行与第2开关的开闭动 作相反的开闭动作；第7开关，其进行与第3开关的开闭动作相反的开 闭动作；第8开关，其进行与第4开关的开闭动作相反的开闭动作；第l 电阻器，其设于第5开关的第1端和第7开关的第1端之间；以及第2 电阻器，其设于第6开关的第1端和第8开关的第1端之间，第5开关 的第2端和第6开关的第2端连接到第1连接点，第7开关的第2端和 第8开关的第2端连接到第2连接点。该情况下，仅在预增强缓冲器电 路的输出处于高阻抗状态的第3期间，电流分别流过电压保持电路中包 含的第1电阻器和第2电阻器，第1连接点和第2连接点各自的电位被 固定。另外，优选这些第1 第8开关分别利用例如MOS晶体管来构成。 优选电压保持电路中包含的第1电阻器和第2电阻器各自的电阻lt 是差动传输线路的终端电阻值的2倍。并且，优选电压保持电路中包含 的第5 第8开关分别处于导通状态时的电阻值是第1 第4开关分别处 于导通状态时的电阻值的2倍。该情况下，无论预增强缓冲器电路的输出为哪种状态，第1连接点和第2连接点各自的电位大致恒定，所以即 使在输出状态变动的情况下，也可以将共模电位的变动抑制得较小。
根据本发明，可抑制共模电位的变动而进行高速/长距离的信号传输。


图1是本实施方式涉及的发送装置1的简要结构图。
图2是本实施方式涉及的发送装置1中包含的主缓冲器电路10的概念图。
图3是本实施方式涉及的发送装置1中包含的预增强缓冲器电路20 的概念图。
图4是分别从主缓冲器电路10和预增强缓冲器电路20输出的电流 信号的时序图。
图5是分别从主缓冲器电路10和预增强缓冲器电路20输出的电流 信号的时序图。
图6是本实施方式涉及的发送装置1中包含的预增强缓冲器电路20 的电路图。
图7是汇总表示预增强缓冲器电路20的输出状态、以及INPp信号、 INPn信号、INNp信号和INNn信号各自电平的关系的图表。
图8是预增强缓冲器电路20中包含的电压保持电路24的电路图。
图9是汇总表示预增强缓冲器电路20的输出状态、INPp信号、INPn 信号、INNp信号和INNn信号各自电平、以及电压保持电路24的状态(电 流是否流过电阻器245、 246)的关系的图表。
图10是预增强缓冲器电路20中包含的基准电压生成电路25的电路图。
图11是预增强缓冲器电路20中包含的基准电压生成电路25的另一 电路图。
图12是用于说明发送装置1中包含的数据转换电路30的图，图12 一 (a)是数据转换电路30的电路图，图12— (b)是主缓冲器电路10
用数据的时序图，图12— (C)是预增强缓冲器电路20用数据的时序图，
图12— (d)是预增强缓冲器电路20用数据的时序图。
图13是本实施方式涉及的发送装置1中包含的数据转换电路30的 另一电路图。
图14是图13所示数据转换电路30的边缘检测电路34的电路图。 图15是说明图13所示数据转换电路30的动作的时序图。 标号说明
l发送装置；2—对差动传输线路；3终端电阻；IO主缓冲器电路； ll开关电路；12电流源；13电阻器；20预增强缓冲器电路；21开关电 路；22第1电流源；23第2电流源；24电压保持电路；25基准电压生
成电路；30数据转换电路；31 33数据选择器(multiplexer); 34边缘检 测电路。
具体实施例方式
以下，参照附图具体说明用于实施本发明的优选方式。另外，在附 图的说明中对相同要素附加相同标号并省略重复说明。
首先，使用图1 图3说明本实施方式涉及的发送装置1的概要结 构。图1是本实施方式涉及的发送装置1的概要结构图。图2是本实施 方式涉及的发送装置1中包含的主缓冲器电路10的概念图。另外，图3 是本实施方式涉及的发送装置1中包含的预增强缓冲器电路20的概念 图。另外，在这些附图中，还示出发送装置1输出电流信号的一对差动 传输线路2、和位于该一对差动传输线路2的终端的电阻器3。
如图1所示，本实施方式涉及的发送装置1通过改变向利用电阻器 3作为终端电阻的一对差动传输线路2输出的电流信号的流向来发送数字 信号，具有主缓冲器电路10、预增强缓冲器电路20和数据转换电路30。
主缓冲器电路10具有与差动传输线路2连接的第1主输出端子101 和第2主输出端子102。主缓冲器电路10在应发送的数字信号为H电平 时，输出从第1主输出端子101经由差动传输线路2流向第2主输出端 子102的电流信号。并且，主缓冲器电路10在应发送的数字信号为L电 平时，输出从第2主输出端子102经由差动传输线路2流向第1主输出
端子101的电流信号。
预增强缓冲器电路20具有第1输出端子20，其与主缓冲器电路 10的第1主输出端子101连接；以及第2输出端子202，其与主缓冲器 电路10的第2主输出端子102连接。预增强缓冲器电路20可输出从第1 输出端子201经由差动传输线路2流向第2输出端子202的电流信号， 可输出从第2输出端子202经由差动传输线路2流向第1输出端子201 的电流信号，并且可使第1输出端子201和第2输出端子202分别处于 高阻抗(High-Z)状态。
数据转换电路30作为并行数据被输入应发送的数字信号，把该并行 数据转换为串行数据，向主缓冲器电路10输出该串行数据。被输入该串 行数据的主缓冲器电路10根据该数据是H电平和L电平中的哪一个，来 切换向差动传输线路2输出的电流信号的流向。
并且，数据转换电路30生成与上述串行数据的电平变化对应的数 据，向预增强缓冲器电路20输出该生成的数据。被输入该数据的预增强 缓冲器电路20可根据该数据来切换向差动传输线路2输出的电流信号的 流向、使第1输出端子201和第2输出端子202分别处于High-Z状态。
如图2所示，主缓冲器电路IO具有开关电路11、电流源12和电阻 器13。电流源12设于高电位侧的电源电位VDD和开关电路11之间。电 阻器13设于低电位侧的电源电位VSS和开关电路11之间。开关电路11 用于切换电流源12、电阻器13、第1主输出端子101和第2主输出端子 102之间的连接关系，包括第1开关111、第2开关112、第3开关113 和第4开关114。另外，这4个开关111 114分别可以利用例如晶体管 来实现。
第1开关111和第3开关113相互连接，其连接点与第1主输出端 子101连接，第l开关lll的另一端与电流源12连接，第3开关113的 另一端与电阻器13连接。并且，第2开关112和第4开关114相互连接， 其连接点与第2主输出端子102连接，第2开关112的另一端与电流源 12连接，第4开关114的另一端与电阻器13连接。
在该主缓冲器电路10中，第1开关111和第4开关114按照同一定
时来进行开闭动作。第2开关112和第3开关113按照同一定时来进行 开闭动作。第1开关111和第4开关114分别进行与第2开关112和第3 开关113各自的开闭动作相反的开闭动作。
艮P，在应发送的数字信号为H电平时，第1开关111和第4开关114 闭合，并且第2开关112和第3开关113断开，由此电流源12经由第1 开关111与第1主输出端子101连接，并且电阻器13经由第4开关114 与第2主输出端子102连接。于是，由电流源12所产生的电流依次经由 第1开关111、第1主输出端子101、差动传输线路2、第2主输出端子 102和第4开关114而流向电阻器13。
另一方面，在应发送的数字信号为L电平时，第1开关111和第4 开关114断开，并且第2开关112和第3开关U3闭合，由此电流源12 经由第2开关112与第2主输出端子102连接，并且电阻器13经由第3 开关113与第1主输出端子101连接。于是，由电流源12所产生的电流 依次经由第2开关112、第2主输出端子102、差动传输线路2、第l主 输出端子101和第3开关113而流向电阻器13。
如图3所示，预增强缓冲器电路20具有开关电路21、第1电流源 22和第2电流源23。第1电流源22和第2电流源23分别产生恒定电流 Ipre。第1电流源22设于高电位侧的电源电位VDD和开关电路21之间。 第2电流源23设于低电位侧的电源电位VSS和开关电路21之间。开关 电路21用于切换第1电流源22、第2电流源23、第1输出端子201和 第2输出端子202之间的连接关系，包括第1开关211、第2开关212、 第3开关213和第4开关214。另外，这4个开关211 214分别可以利
用例如晶体管来实现。
第1开关211和第3开关213相互连接，其连接点与第1输出端子 201连接，第1开关211的另一端与第1电流源22连接，第3开关213 的另一端与第2电流源23连接。并且，第2开关212和第4开关214相 互连接，其连接点与第2输出端子202连接，第2开关212的另一端与 第1电流源22连接，第4开关214的另一端与第2电流源23连接。
艮卩，第1开关211设于第1连接点203和第1输出端子201之间， 第2开关212设于第1连接点203和第2输出端子202之间，第3开关 213设于第2连接点204和第1输出端子201之间，并且，第4开关214 设于第2连接点204和第2输出端子202之间。另外，第1连接点203 是第1电流源22与开关电路21的连接点，第2连接点204是第2电流 源23与开关电路21的连接点。
在该预增强缓冲器电路20中，第1开关211和第4开关214按照同 一定时来进行开闭动作。第2开关212和第3开关213按照同一定时来 进行开闭动作。第1开关211和第4开关214分别进行与第2开关212 和第3开关213各自的开闭动作相反的开闭动作。或者，有时这4个开 关211 214全部同时断开。
艮P，第1开关211和第4开关214闭合，并且第2开关212和第3 开关213断开，从而第1电流源22经由第1开关211与第1输出端子201 连接，并且第2电流源23经由第4开关214与第2输出端子202连接。 于是，由电流源22、 23所产生的电流Ve依次流过第1开关211、第1 输出端子201、差动传输线路2、第2输出端子202和第4开关214。
另一方面，第1开关211和第4开关214断开，并且第2开关212 和第3开关213闭合，从而第1电流源22经由第2开关212与第2输出 端子202连接，并且第2电流源23经由第3开关213与第1输出端子201 连接。于是，由电流源22、 23所产生的电流Ipre依次流过第2开关212、 第2输出端子202、差动传输线路2、第1输出端子201和第3开关213。
并且，通过这4个开关211 214全部同时断开，可以使第l输出端 子201和第2输出端子202分别处于High-Z状态。
下面，使用图4和图5来说明本实施方式涉及的发送装置1中包含 的预增强缓冲器电路20的动作。图4和图5分别是从主缓冲器电路10 和预增强缓冲器电路20分别输出的电流信号的时序图。在图4和图5任 一方中，主缓冲器电路10在应发送的数字信号为H电平时，输出从第l 主输出端子101经由差动传输线路2流向第2主输出端子102的电流信 号(在图中表述为"H")，另一方面，在应发送的数字信号为L电平时，
输出从第2主输出端子102经由差动传输线路2流向第1主输出端子101 的电流信号(在图中表述为"L")。另外，从主缓冲器电路10输出的电流 信号的流向(H或L)在各个循环期间恒定。
并且，在图4和图5任一方中，预增强缓冲器电路20在从应发送的 数字信号由L电平反转为H电平的时刻起的一定期间(第1期间)，利用 开关电路21使第1电流源22和第1输出端子201相互连接，并且使第2 电流源23和第2输出端子202相互连接，输出从第1输出端子201经由 差动传输线路2流向第2输出端子202的电流信号(在图中表述为"H")。
另一方面，预增强缓冲器电路20在从应发送的数字信号由H电平反 转为L电平的时刻起的一定期间(第2期间)，利用开关电路21使第1 电流源22和第2输出端子202相互连接，并且使第2电流源23和第1 输出端子201相互连接，输出从第2输出端子202经由差动传输线路2 流向第1输出端子201的电流信号(在图中表述为"L")。
并且，预增强缓冲器电路20在不是上述第1期间也不是第2期间的 期间(第3期间)，利用开关电路21使第1电流源22与第1输出端子201 和第2输出端子202都断开，并且使第2电流源23与第1输出端子201 和第2输出端子202都断开，使第1输出端子201和第2输出端子202 分别处于High-Z状态(在图中表述为"Hi-Z")。在从紧邻第3期间的第1 期间或第2期间到该第3期间的期间内，应发送的数字信号的电平不变。
但是，在图4所示第1方式中，上述第1期间和第2期间分别与循 环期间相同，相对于此，在图5所示第2方式中，上述第1期间和第2 期间分别是比循环期间短的期间(在图中表述为"tp^")。
通过这样动作，在从应发送的数字信号的电平反转的时刻起的一定 期间(第1期间或第2期间)，从发送装置l向差动传输线路2输出的电 流信号是在从主缓冲器电路10输出的电流信号中加上从预增强缓冲器电 路20输出的电流信号后的电流信号，所以强度增大。因此，可縮短在电 平反转后电流信号的大小达到规定值所需要的时间。
另一方面，在不是第1期间也不是第2期间的第3期间中，预增强 缓冲器电路20的第1输出端子201和第2输出端子202分别处于高阻抗
状态，从发送装置l向差动传输线路2输出的电流信号仅是从主缓冲器 电路IO输出的电流信号。
另外，预增强缓冲器电路20通过在电流源侧设置第1电流源22， 并且在电流吸入侧设置第2电流源23，从而输出阻抗提高，第1连接点 203和第2连接点204各自的电位几乎不固定，所以所输出的电流信号的 差动振幅被固定为"I^xRL"，但共模电位几乎不确定。另夕卜，RL表示终 端电阻3的电阻值。
因此，预增强缓冲器电路20的输出不会影响主缓冲器电路10的输 出的共模电位，而仅影响输出给差动传输线路2的电流信号的振幅。据 此，本实施方式涉及的发送装置1可使用现有结构的主缓冲器电路10， 通过设置该主缓冲器电路10和预增强缓冲器电路20，可抑制共模电位的 变动而进行高速/长距离的信号传输。
另外，在本实施方式涉及的发送装置1中，始终使预增强缓冲器电 路20的第1输出端子201和第2输出端子202分别处于High-Z状态， 由此可以利用主缓冲器电路10原本的特性。并且，优选为可根据信号传 输速度和差动传输线路2的特性，在第1期间和第2期间分别调节从预 增强缓冲器电路20输出的电流信号的强度，以使接收时的比特错误率达 到最佳。这样，上述的发送装置1具有主缓冲器电路10，其根据输入 数字信号电平来改变提供给传输线路2的主电流的方向；以及预增强缓 冲器电路20，其相对于主缓冲器电路10并联连接，在包括输入数字信号 电平的切换时的期间内，根据输入数字信号电平来改变提供给传输线路2
的辅助电流的方向，在除该期间以外的期间内，停止提供辅助电流。
下面，使用图6 图11来说明预增强缓冲器电路20的具体电路结构。 图6是本实施方式涉及的发送装置1中包含的预增强缓冲器电路20的电 路图。在该图中，预增强缓冲器电路20具有开关电路21、第1电流源22 和第2电流源23，此外还具有电压保持电路24和基准电压生成电路25。 开关电路21包括作为第l开关的PMOS晶体管211;作为第2开 关的PMOS晶体管212;作为第3开关的NMOS晶体管213;以及作为 第4开关的NMOS晶体管214。作为第1电流源而设有PMOS晶体管22，从基准电压生成电路25输出的基准电压BiaSp输入到PMOS晶体管22的 栅极端子，由此该PMOS晶体管22产生恒定电流。并且，作为第2电流 源而设有NMOS晶体管23 ，从基准电压生成电路25输出的基准电压Biasn 输入到NMOS晶体管23的栅极端子，由此该NMOS晶体管23产生恒定 电流。
PMOS晶体管22的源极端子与高电位侧的电源电位VDD连接。 NMOS晶体管23的源极端子与低电位侧的电源电位VSS连接。PMOS 晶体管22的漏极端子、PMOS晶体管211的源极端子和PMOS晶体管 212的源极端子相互连接，构成第1连接点203。 NMOS晶体管23的漏 极端子、NMOS晶体管213的源极端子和NMOS晶体管214的源极端子 相互连接，构成第2连接点204。 PMOS晶体管211的漏极端子和NMOS 晶体管213的漏极端子相互连接，并与第1输出端子201连接。PMOS 晶体管212的漏极端子和NMOS晶体管214的漏极端子相互连接，并与 第2输出端子202连接。
INNp信号输入到PMOS晶体管211的栅极端子，INPp信号输入到 PMOS晶体管212的栅极端子，INPn信号输入到NMOS晶体管213的栅 极端子，INNn信号输入到NMOS晶体管214的栅极端子。此处，INPp 信号和INPn信号始终处于其电平彼此相反的关系，INNp信号和INNn 信号始终处于其电平彼此相反的关系。这些INPp信号、INPn信号、INNp 信号和INNn信号由图1所示的数据转换电路30提供。
图7是汇总表示预增强缓冲器电路20的输出状态、以及INPp信号、 INPn信号、INNp信号和INNn信号各自的电平的关系的图表。在该图表 中，还示出晶体管211 214各自的状态("导通"或"截止")。"导通"表示 作为开关的晶体管处于导通状态(闭合状态)，"截止"表示作为开关的晶 体管处于截止状态(断开状态)。
如该图所示，在INPp信号为H电平、INPn信号为L电平、INNp 信号为L电平、INNn信号为H电平时，预增强缓冲器电路20的输出为 H状态(电流信号从第1输出端子201经由差动传输线路2流向第2输 出端子202的状态)。在INPp信号为L电平、INPn信号为H电平、INNp
信号为H电平、INNn信号为L电平时，预增强缓冲器电路20的输出为 L状态(电流信号从第2输出端子202经由差动传输线路2流向第1输出 端子201的状态)。并且，在INPp信号为H电平、INPn信号为L电平、 INNp信号为H电平、INNn信号为L电平时，预增强缓冲器电路20的 输出为High-Z状态。
图8是图6所示预增强缓冲器电路20中包含的电压保持电路24的 电路图。电压保持电路24包括作为第5开关的PMOS晶体管241、作为 第6开关的PMOS晶体管242、作为第7开关的NMOS晶体管243、作 为第8开关的NMOS晶体管244、第1电阻器245和第2电阻器246。
PMOS晶体管241的源极端子和PMOS晶体管242的源极端子相互 连接，并与提供电位VH的第1连接点203连接。NMOS晶体管243的 源极端子和NMOS晶体管244的源极端子相互连接，并与提供电位VL 的第2连接点204连接。在PMOS晶体管241的漏极端子和NMOS晶体 管243的漏极端子之间设有电阻器245。在PMOS晶体管242的漏极端 子和NMOS晶体管244的漏极端子之间设有电阻器246。
INPn信号输入到PMOS晶体管241的栅极端子，INNn信号输入到 PMOS晶体管242的栅极端子，INNp信号输入到NMOS晶体管243的 栅极端子，INPp信号输入到NMOS晶体管244的栅极端子。
图9是汇总表示预增强缓冲器电路20的输出状态、输入到电压保持 电路24的INPp信号、INPn信号、INNp信号和INNn信号各自的电平、 以及电压保持电路24的状态(电流是否流过电阻器245、 246)的关系的 图表。在该图表中，还示出晶体管241 244各自的状态("导通"或"截 止")。"导通"表示作为开关的晶体管处于导通状态(闭合状态)，"截止" 表示作为开关的晶体管处于截止状态(断开状态)。
如该图所示，PMOS晶体管241进行与PMOS晶体管211的开闭动 作相反的开闭动作。PMOS晶体管242进行与PMOS晶体管212的开闭 动作相反的开闭动作。NMOS晶体管243进行与NMOS晶体管213的开 闭动作相反的开闭动作。并且，NMOS晶体管244进行与NMOS晶体管 214的开闭动作相反的开闭动作。
在INPp信号为H电平、INPn信号为L电平、INNp信号为L电平、 INNn信号为H电平时，预增强缓冲器电路20的输出为H状态，电流不 流过电阻器245、 246。在INPp信号为L电平、INPn信号为H电平、INNp 信号为H电平、INNn信号为L电平时，预增强缓冲器电路20的输出为 L状态，电流不流过电阻器245、 246。并且，在INPp信号为H电平、INPn 信号为L电平、INNp信号为H电平、INNn信号为L电平时，预增强缓 冲器电路20的输出为High-Z状态，电流流过电阻器245、 246。
这样，仅在预增强缓冲器电路20的输出为High-Z状态时，电流才 流过电阻器245、 246，第1连接点203的电位VH和第2连接点204的 电位VL分别固定。
特别优选第1电阻器245和第2电阻器246各自的电阻值为终端电 阻的电阻值RL的2倍。并且，优选电压保持电路24中包含的作为开关 的晶体管241 244分别处于导通状态时的电阻值是开关电路21中包含 的作为开关的晶体管211 214分别处于导通状态时的电阻值的2倍。这 样，在预增强缓冲器电路20的输出为H状态、L状态和High-Z状态中 的任一状态时，第1连接点203的电位VH和第2连接点204的电位VL 也分别大致恒定，所以即使在输出状态变动的情况下，也可以将共模电 位的变动抑制得较小。
并且，开关电路21和电压保持电路24取得INPp信号、INPn信号、 INNp信号和INNn信号的对应，所以从差动负荷等效的方面讲是优选的。
如上所述，电压保持电路24在预增强缓冲器电路20的输出为High-Z 状态的第3期间，使第1电流源22和开关电路21的连接点(第1连接 点203)的电位VH保持恒定，并且使第2电流源23和开关电路21的连 接点(第2连接点204)的电位VL保持恒定。
但是，也可以不设置电压保持电路24。该情况下，在预增强缓冲器 电路20的输出为High-Z状态的第3期间，第1连接点203为高电位侧 的电源电位VDD，第2连接点204为低电位侧的电源电位VSS。在预增 强缓冲器电路20的输出从H状态或L状态变迁为High-Z状态时，第1 连接点203和第2连接点204各自的电位变稳定需要时间，有可能使得共模电位变得不稳定。另一方面，在第3期间不流过电流，所以具有功 耗较少且电路面积较小的优点。
图10是图6所示预增强缓冲器电路20中包含的基准电压生成电路 25的电路图。该图所示基准电压生成电路25包括P—MOS晶体管251、 PMOS晶体管252、电阻器253、电阻器254、 NMOS晶体管255、 NMOS 晶体管256、电流源257、晶体管(在该示例中为NMOS晶体管)258和 放大器259。
PMOS晶体管251的源极端子与高电位侧的电源电位VDD连接。 PMOS晶体管252的源极端子与PMOS晶体管251的漏极端子连接， PMOS晶体管252的栅极端子与低电位侧的电源电位VSS连接。电阻器 253和电阻器254相互纵连连接，并设于PMOS晶体管252的漏极端子 和NMOS晶体管255的漏极端子之间。NMOS晶体管255的源极端子与 NMOS晶体管256的漏极端子连接，NMOS晶体管255的栅极端子与高 电位侧的电源电位VDD连接。NMOS晶体管256的源极端子与低电位侧 的电源电位VSS连接。
在此，PMOS晶体管251为导通状态时的电阻值是图6所示PMOS 晶体管22为导通状态时的电阻值的n倍。PMOS晶体管252为导通状态 时的电阻值是PMOS晶体管211、212分别为导通状态时的电阻值的n倍。 电阻器253和电阻器254各自的电阻值是终端电阻3的电阻值RL的n/2 倍。NMOS晶体管255为导通状态时的电阻值是NMOS晶体管213、 214 分别为导通状态时的电阻值的n倍。并且，NMOS晶体管256为导通状 态时的电阻值是NMOS晶体管23为导通状态时的电阻值的n倍。此外， 把在从PMOS晶体管251朝向NMOS晶体管256的方向流过的电流的大 小设为Ip/n。这样，基准电压生成电路25相对于包括开关电路21、PMOS 晶体管22、 NMOS晶体管23和终端电阻3的结构，形成为上述结构的 1/n尺寸的相似结构。另外，n为正的一定数。n的值越大，基准电压生 成电路25的功耗越小。例如，n被设定为值10。
电流源257设在高电位侧的电源电位VDD和晶体管258的漏极端子 之间。晶体管258的源极端子与低电位侧的电源电位VSS连接。晶体管
258的栅极端子与本身的漏极端子连接，也与NMOS晶体管256的栅极 端子连接，并且还与NMOS晶体管23的栅极端子连接，把该连接点的 电位作为BiaSn而输出。它们形成电流反射镜(currentmirror)电路结构， 由作为第2电流源的NMOS晶体管23所产生的电流为Ipre。
放大器259的反转输入端子被输入恒定鬼压值VOC。放大器259的 非反转输入端子与电阻器253和电阻器254的连接点连接。放大器259 的输出端子与PMOS晶体管251的栅极端子连接，并且，也与PMOS晶 体管22的栅极端子连接，把该连接点的电位作为Biasp而输出。因此， 由作为第1电流源的PMOS晶体管22所产生的电流为Ipre。并且，与放 大器259的非反转输入端子连接的电阻器253和电阻器254的连接点的 电位、和输入到放大器259的反转输入端子中的恒定电压值VOC相同， 由此共模电位成为VOC。
这样构成的基准电压生成电路25可相互独立地设定共模电位VOC 和电流Ipre，可在使共模电位VOC恒定的状态下变更电流Ipre的大小。
图11是预增强缓冲器电路20中包含的基准电压生成电路25的另一 电路图。该图11所示基准电压生成电路25与图IO所示结构相比，电流 源257、晶体管258和放大器259的连接关系不同。
在图11所示结构中，电流源257设在低电位侧的电源电位VSS和 晶体管.258 (在该示例中为PMOS晶体管)的漏极端子之间。晶体管258 的源极端子与高电位侧的电源电位VDD连接。晶体管258的栅极端子与 本身的漏极端子连接，也与PMOS晶体管251的栅极端子连接，并且， 还与PMOS晶体管22的栅极端子连接，把该连接点的电位作为Biasp而 输出。它们形成电流反射镜电路结构，由作为第1电流源的PMOS晶体 管22所产生的电流为IFe。
放大器259的反转输入端子被输入恒定电压值VOC。放大器259的 非反转输入端子与电阻器253和电阻器254的连接点连接。放大器259 的输出端子与NMOS晶体管256的栅极端子连接，并且，也与NMOS晶 体管23的栅极端子连接，把该连接点的电位作为Biasn而输出。因此， 由作为第2电流源的NMOS晶体管23所产生的电流为Ipre。并且，与放
大器259的非反转输入端子连接的电阻器253和电阻器254的连接点的 电位、和输入到放大器259的反转输入端子中的恒定电压值VOC相同， 由此共模电位成为VOC。
这样构成的基准电压生成电路25可以相互独立地设定共模电位 VOC和电流Ipre，可以在使共模电位VOC恒定的状态下变更电流1^的 大小。
下面，使用图12 图15来说明数据转换电路30的具体电路结构。
图12是用于说明发送装置1中包含的数据转换电路30的图，图12 一 (a)是数据转换电路30的电路图，图12— (b)是主缓冲器电路10 用数据的时序图，图12— (c)是预增强缓冲器电路20用数据的时序图， 图12— (d)是预增强缓冲器电路20用数据的时序图。
该图所示数据转换电路30生成并输出用于使主缓冲器电路10和预 增强缓冲器电路20进行图4所示动作的信号。该数据转换电路30包括 数据选择器31 33。数据选择器31作为并行数据D〈6:0而被输入应发 送的数字信号，把该并行数据的各比特的数据DO D〈6〉和该反转数 据作为MAINp信号和MAINn信号而依次输出(图12— (b))。
数据选择器32被输入前一个数据D〈6〉的逻辑反转值与数据D<0> 的值的逻辑和值P<0〉、数据D〈0的逻辑反转值与数据D〈〉的值的逻辑 和值P<1>、数据DO的逻辑反转值与数据D〈〉的值的逻辑和值P<2>、 数据0<2>的逻辑反转值与数据0<3>的值的逻辑和值P<3>、数据D<3> 的逻辑反转值与数据0<4>的值的逻辑和值P<4>、数据0<4>的逻辑反转 值与数据0<5>的值的逻辑和值P<5>、以及数据DO的逻辑反转值与数 据0<6>的值的逻辑和值P<6>，把这些数据PO P〈6〉和该反转数据作 为INPp信号和INPn信号而依次输出(图12— (c))。
数据选择器33被输入前一个数据0<6>的值与数据D〈0的逻辑反转 值的逻辑和值P<0>、数据DO〉的值与数据DO的逻辑反转值的逻辑和 值N<1>、数据DO的值与数据0<2>的逻辑反转值的逻辑和值N<2>、 数据0<2>的值与数据DO的逻辑反转值的逻辑和值N<3>、数据D<3> 的值与数据0<4>的逻辑反转值的逻辑和值N<4>、数据0<4>的值与数据0<5>的逻辑反转值的逻辑和值N<5>、以及数据DO的值与数据D<6〉 的逻辑反转值的逻辑和值N<6>，把这些数据N〈0 N〈6〉和该反转数据 作为INNp信号和INNn信号而依次输出(图12— (d))。
从数据选择器31输出的MAINp信号和MAINn信号是对主缓冲器 电路10的开关111 114的开闭进行控制的信号。并且，从数据选择器32、 33输出的INPp信号、INPn信号、INNp信号和INNn信号是按照图4所 示那样对预增强缓冲器电路20的开关211 214的开闭进行控制的信号。
图13是本实施方式涉及的发送装置1中包含的数据转换电路30的 另一电路图。图14是图13所示数据转换电路30的边缘检测电路34的 电路图。图15是说明图13所示数据转换电路30的动作的时序图。这些 附图所示数据转换电路30生成并输出用于使主缓冲器电路10和预增强 缓冲器电路20进行图5所示动作的信号。该数据转换电路30包括数据 选择器31和边缘检测电路34。该数据选择器31与在图12中说明的情况 相同。
边缘检测电路34被输入从数据选择器31输出的MAINp信号和 MAINn信号，根据这些信号生成并输出INPp信号、INPn信号、INNp 信号和INNn信号。即，边缘检测电路34把由4级反相器电路对MAINp 信号附加延迟后的信号(MAINDp信号)的逻辑反转值与MAINp信号的 逻辑积，作为INNn信号而输出。边缘检测电路34把MAINDp信号的逻 辑反转值与MAINp信号的逻辑和，作为INNp信号而输出。边缘检测电 路34把由4级反相器电路对MAINn信号附加延迟后的信号(MAINDn 信号)的逻辑反转值与MAINn信号的逻辑积，作为INPn信号而输出。 并且，边缘检测电路34把MAINDn信号的逻辑反转值与MAINn信号的 逻辑和，作为INPp信号而输出。
从该边缘检测电路34输出的INPp信号、INPn信号、INNp信号和 INNn信号如图15所示，是按照图5所示那样对预增强缓冲器电路20的 开关211 214的开闭进行控制的信号。
本发明可以用于发送装置中。
权利要求
1.一种发送装置，其通过改变向以电阻为终端的一对差动传输线路输出的电流信号的流向来发送数字信号，其特征在于，该发送装置具有主缓冲器电路，其具有与所述差动传输线路连接的第1主输出端子和第2主输出端子，在应发送的数字信号为H电平时，输出从所述第1主输出端子经由所述差动传输线路流向所述第2主输出端子的电流信号，在应发送的数字信号为L电平时，输出从所述第2主输出端子经由所述差动传输线路流向所述第1主输出端子的电流信号；以及预增强缓冲器电路，该预增强缓冲器电路包括与所述第1主输出端子连接的第1输出端子；与所述第2主输出端子连接的第2输出端子；分别产生恒定电流的第1电流源和第2电流源；以及切换所述第1电流源、所述第2电流源、所述第1输出端子和所述第2输出端子之间的连接关系的开关电路，在所述预增强缓冲器电路中，利用所述开关电路使所述第1电流源和所述第1输出端子相互连接，并且使所述第2电流源和所述第2输出端子相互连接，由此输出从所述第1输出端子经由所述差动传输线路流向所述第2输出端子的电流信号，利用所述开关电路使所述第1电流源和所述第2输出端子相互连接，并且使所述第2电流源和所述第1输出端子相互连接，由此输出从所述第2输出端子经由所述差动传输线路流向所述第1输出端子的电流信号。
2. 根据权利要求1所述的发送装置，其特征在于， 在所述预增强缓冲器电路中，在从应发送的数字信号由L电平反转为H电平的时刻起的一定期间 (以下称为"第1期间")，利用所述开关电路使所述第1电流源和所述第 1输出端子相互连接，并且使所述第2电流源和所述第2输出端子相互连 接，输出从所述第1输出端子经由所述差动传输线路流向所述第2输出 端子的电流信号，在从应发送的数字信号由H电平反转为L电平的时刻起的一定期间 (以下称为"第2期间")，利用所述开关电路使所述第1电流源和所述第 2输出端子相互连接，并且使所述第2电流源和所述第1输出端子相互连接，输出从所述第2输出端子经由所述差动传输线路流向所述第1输出端子的电流信号，在既不是所述第1期间也不是所述第2期间的期间(以下称为"第3 期间")，利用所述开关电路使所述第1电流源与所述第1输出端子和所 述第2输出端子都断开，并且使所述第2电流源与所述第1输出端子和 所述第2输出端子都断开。
3. 根据权利要求2所述的发送装置，其特征在于，所述预增强缓冲 器电路还包括电压保持电路，该电压保持电路在所述第3期间使所述第1电流源和所述开关电路 的连接点(以下称为"第1连接点")的电位保持恒定，并且使所述第2 电流源和所述开关电路的连接点(以下称为"第2连接点")的电位保持 恒定。
4. 根据权利要求3所述的发送装置，其特征在于， 所述开关电路具有第1开关，其设于所述第1连接点和所述第1输出端子之间； 第2开关，其设于所述第1连接点和所述第2输出端子之间； 第3开关，其设于所述第2连接点和所述第1输出端子之间；以及 第4开关，其设于所述第2连接点和所述第2输出端子之间，所述电压保持电路具有第5开关，其进行与所述第1开关的开闭动作相反的开闭动作； 第6幵关，其进行与所述第2开关的开闭动作相反的开闭动作； 第7开关，其进行与所述第3开关的开闭动作相反的开闭动作； 第8开关，其进行与所述第4开关的开闭动作相反的开闭动作； 第1电阻器，其设于所述第5开关的第1端和所述第7开关的第1 端之间；以及第2电阻器，其设于所述第6开关的第1端和所述第8开关的第1 端之间，所述第5开关的第2端和所述第6开关的第2端连接到所述第1连接点，所述第7开关的第2端和所述第8开关的第2端连接到所述第2连 接点。
5. 根据权利要求4所述的发送装置，其特征在于，所述第l电阻器 和所述第2电阻器各自的电阻值是所述差动传输线路的终端电阻值的2 倍，所述第5 第8开关分别处于导通状态时的电阻值是所述第1 第4 开关分别处于导通状态时的电阻值的2倍。
6. —种发送装置，其特征在于，该发送装置具有 主缓冲器电路，其根据输入数字信号电平来改变提供给传输线路的主电流的方向；以及预增强缓冲器电路，其相对于所述主缓冲器电路并联连接，在包括 所述输入数字信号电平的切换时的期间内，根据所述输入数字信号电平 来改变提供给所述传输线路的辅助电流的方向，在除所述期间以外的期 间内，停止提供辅助电流。
全文摘要
本发明提供一种发送装置，其可抑制共模电位的变动而进行高速/长距离的信号传输。发送装置具有主缓冲器电路和预增强缓冲器电路(20)。预增强缓冲器电路(20)具有开关电路(21)、第1电流源(22)和第2电流源(23)，利用开关电路(21)，在从应发送的数据的电平变化的时刻起的一定期间，输出与主缓冲器电路(10)的输出电流相同方向的电流信号，另一方面，在该一定期间经过后的电平恒定期间，使输出端子(201、202)处于High-Z状态。预增强缓冲器电路(20)的输出不会影响主缓冲器电路的输出的共模电位，仅影响输出给差动传输线路的电流信号的振幅。由此，发送装置可抑制共模电位的变动而进行高速/长距离的信号传输。
文档编号H03K19/0175GK101171750SQ200680015139
公开日2008年4月30日 申请日期2006年4月25日 优先权日2005年5月2日
发明者三浦贤 申请人:哉英电子股份有限公司