专利名称：基于逻辑类型交替的异步时钟域信号切换结构的制作方法
技术领域：
本发明主要涉及到异步时钟域信号切换电路设计领域，特指一种基于逻辑类型交替的异步时钟域信号切换结构。
背景技术：
在数字电路设计中，绝大部分设计都是同步时序设计，即所有的触发器都是在同一个时钟节拍下翻转，这样就简化了整个系统的分析和设计过程。但在实际的应用系统中，特别是基于IP的片上系统等设计中，使用一个时钟控制整个系统几乎是不可能的，很多情况下不可避免地需要完成不同时钟域间的数据传递。这时，如何保持系统的稳定，同时高效地完成信号的传输就成为一个重要的，棘手的问题。
在异步时钟域间传输数据，其通信过程与在同一时钟域间的通信过程基本类似。主要区别是在两个时钟域间传递数据有效指示等状态信号时，存在亚稳态问题，即输入信号不能满足触发器的建立时间或保持时间要求，导致输出信号不稳定。通常使用两级同步器(见图1)同步两个异步时钟域间的信号。图1是两级同步器的电路图。输入信号为InA，其所在的时钟域为ClkA，输出信号为OutB1和OutB2，其所在时钟域为ClkB。如果信号InA变化的时刻非常接近ClkB的采样边沿，则信号InA不能满足第一级触发器所要求的输入信号建立时间或保持时间，那么将导致输出信号OutB1不准确甚至振荡，即陷入亚稳态。第二级触发器与第一级触发器属于同一时钟域，因此当第二级采样OutB1时，只要OutB1不处于振荡状态，就能够采样到稳定的OutB1信号，保证了OutB2稳定地反映InA的状态。基于两级同步器实现的信号切换电路有多种结构，其中转换效率较高且广泛应用的是基于格雷码的异步时钟域信号切换结构，见图3。图3是基于格雷码的异步时钟域间信号切换详细结构图。该结构包含输入缓冲单元和输出产生单元两部分。输入缓冲单元主要由二进制计数器502、格雷码计数器503和结果指针同步器505构成，其中二进制计数器502记录被转换信号使用到的指针位置，这一指针位置经过二进制到格雷码的转换逻辑，送给格雷码计数器503，再由格雷码计数器503传递给输出产生单元。同时，结果指针同步器505得到的转换结果指针位置与当前格雷码计数器503相比较，判断是否还有空余指针，如果没有则输入缓冲单元满信号full，通知外部在有空余指针前不能再转换新信号。输出产生单元主要由二进制计数器603、格雷码计数器601和输入指针同步器604构成，其中二进制计数器603以二进制方式记录当前转换到的结果指针位置，该位置信息经二进制到格雷码的转换逻辑产生以格雷码方式表示的结果指针位置，交给格雷码计数器601，再由格雷码计数器601反馈到输入缓冲单元。输入指针同步器604使用两级同步器结构，同步输入缓冲单元的输入指针，输入指针与当前结果指针比较，如果不等则产生一个输出时钟周期的有效结果信号sig_out，同时结果指针位置加1。
上述基于格雷码的异步时钟域信号切换结构充分利用了格雷码计数器在相邻数值间变换时，仅有一位发生改变的特性，保证了信号在两个时钟域间传输时的可靠性。但是该切换结构需要使用大量的寄存器，对于被转换信号连续有效深度为x的序列，计数器的位数为 且所有计数器和同步器的位数都至少为N，共需8N+1个触发器发明内容本发明要解决的技术问题就在于针对现有技术存在的器件使用量大的问题，本发明提供一种基于正负逻辑电平交替的方法，通过改进两级同步器发明了一种基于逻辑类型交替的异步时钟域信号切换结构。该结构显著降低了器件使用个数，且信号切换可实现流水传输，切换过程的绝对延迟时间短，另外此方法同时适用于半定制和全定制设计，具有较宽的应用范围。
为解决上述技术问题，本发明提出的解决方案为一种基于逻辑类型交替的异步时钟域信号切换电路，其特征在于它包括输入计数单元、输出保持单元、输出同步单元和结果反馈单元，输入计数单元是计算待转换信号个数的计数电路；输出保持单元在待转换信号未被转换到输出时钟域前，一直维持当前的有效状态，在信号被成功转换后，将转换过程切换到下一个有效状态；输出同步单元的内部交替使用正逻辑和负逻辑电平类型来产生转换结果信号，这一交替次序与输出保持电路的交替次序保持一致；结果反馈单元将转换结果通知给输入计数单元和输出保持单元，使得输入计数单元递减待转换信号个数，并将输出保持单元置于转换下一个信号状态。
所述输入计数单元是一个计算待转换信号个数的计数电路，输入计数单元由1个触发器、N位寄存器、4选1选择器、N位加法器和1个N输入或门构成，输入信号sig_in经触发器同步后生成计数器递增信号inc，与递减信号dec一起选择加法器的一个加数，另一个加数由N位寄存器给出，加法器结果经N输入或门产生非空信号not_empty。
所述输出保持单元输出的信号交替使用正负逻辑类型，正逻辑即高电平表示逻辑值“1”，负逻辑即低电平表示逻辑值“1”，即out2信号线上连续出现的逻辑电平“1”是以高电平-低电平-高电平-低电平……这样的物理电平值交替表示的。
所述输出同步单元是一个两级同步器，其第一级寄存器的输出结果交替正逻辑或负逻辑电平类型，这一交替次序与输出保持电路的交替次序保持一致，即当输出保持单元工作于正逻辑时，输出同步单元采样到的信号也使用正逻辑进行转换，当输出保持单元工作于负逻辑时，输出同步单元采样到的信号也使用负逻辑进行转换，保证被转换信号逻辑值的一致性。
与现有技术相比，本发明的优点就在于使用的器件个数明显低于使用格雷码方式实现的信号切换结构，而且在快速时钟域到慢速时钟域的信号切换应用中，能够保持同样的切换效率。在转换连续有效周期数为x的信号序列时，比较图3和图4的两种电路结构，基于格雷码的信号切换结构中，计数器的位数为至少为 且所有计数器和同步器的位数都至少为N，全电路结构共需8N+1个触发器；而基于逻辑类型交替的信号切换结构中，其计数器位数同样至少为 但此切换电路仅需一个计数器，因此全部所需的触发器个数仅为N+8。在绝大部分的电路应用中，计数器位数都在2个以上，因此本发明所使用的器件个数明显低于使用格雷码方式实现的信号切换结构。
图1是两级同步器的电路原理示意图；图2是输入计数单元电路结构示意图；图3是基于格雷码的异步时钟域间信号切换详细结构示意图；图4是基于逻辑类型交替的异步时钟域信号切换电路结构示意图。
具体实施例方式
以下将结合附图和具体实施例对本发明做进一步详细说明。
参见图4所示，本发明基于逻辑类型交替的异步时钟域信号切换电路，它包括输入计数单元、输出保持单元、输出同步单元和结果反馈单元，整个切换结构的输入信号有输入时钟clk_in、输入复位rst_in、待转换信号sig_in、输出时钟clk_out和输出复位rst_out共五个信号，输出信号为转换结果信号sig_out。其中，输入计数单元是计算待转换信号个数的计数电路；输出保持单元在待转换信号未被转换到输出时钟域前，一直维持当前的有效状态，在信号被成功转换后，将转换过程切换到下一个有效状态；输出同步单元是一个改进的两级同步器，内部交替使用正逻辑和负逻辑电平类型来产生转换结果信号，这一交替次序与输出保持电路的交替次序保持一致；结果反馈单元将转换结果通知给输入计数单元和输出保持单元，使得输入计数单元递减待转换信号个数，并将输出保持单元置于转换下一个信号状态。
本实施例中，输入计数单元(详细结构图见图2)是一个计算待转换信号个数的计数电路，其采样时钟为输入时钟clk_in，递增端口接待转换信号sig_in，递减端口接结果反馈信号dec，计数器输出的结果为待转换信号个数的非零指示信号not_empty。输入计数单元由1个触发器、N位寄存器、4选1选择器、N位加法器和1个N输入或门构成。输入信号sig_in经触发器同步后生成计数器递增信号inc，与递减信号dec一起选择加法器的一个加数，另一个加数由N位寄存器给出，加法器结果经N输入或门产生非空信号not_empty。本实施例中，如图2所示，输入计数单元由1个触发器101、N位寄存器104、4选1选择器102、N位加法器103和1个N输入或门105构成。输入信号sig_in经触发器101同步后生成计数器递增信号inc，与递减信号dec一起选择加法器的一个加数，另一个加数由N位寄存器104给出，加法器103结果经N输入或门105产生非空信号not_empty。
本实施例中，输出保持单元的主要功能是在待转换信号未被转换到输出时钟域前，一直维持当前的有效状态(即out2信号线的状态)，在信号被成功转换后，切换到下一个有效状态。此输出保持单元的重要特点是其输出的信号交替使用正负逻辑类型(正逻辑即高电平表示逻辑值“1”，负逻辑即低电平表示逻辑值“1”)，即out2信号线上连续出现的逻辑电平“1”是以高电平-低电平-高电平-低电平……这样的物理电平值交替表示的。
本实施例中，输出同步单元是一个改进的两级同步器，其第一级寄存器的输出结果交替正逻辑或负逻辑电平类型，这一交替次序与输出保持电路的交替次序保持一致，即当输出保持单元工作于正逻辑时，输出同步单元采样到的信号也使用正逻辑进行转换，当输出保持单元工作于负逻辑时，输出同步单元采样到的信号也使用负逻辑进行转换，保证被转换信号逻辑值的一致性。
本实施例中，结果反馈单元的功能是将当前信号已被转换到输出时钟域的信息通知给输入计数单元和输出保持单元，使得输入计数单元递减待转换信号个数，并将输出保持单元置于转换下一个信号状态。
从图4可以得出，对于被转换信号连续有效深度为x的序列，计数器位数同样为 但此切换电路仅需一个计数器，因此全部所需的触发器个数仅为m＝N+8。
除输出保持单元的输出信号和输出同步单元的输入级交替改变电平逻辑类型外，其余单元均使用正逻辑。下面提到的逻辑值“0”和“1”均为正逻辑值。下面以一次信号转换过程为例，本发明进行信号切换的执行过程如下
1.复位信号rst_in和rst_out置高电平，维持至少一个时钟周期后置为低电平，使各触发器的初始值均置为0，复位过程结束。
2.以连续转换3个时钟周期的sig_in信号为例，在输入时钟节拍0，将sig_in信号置为1，保持3个输入时钟周期。
3.在节拍1上升沿，输入计数单元中的触发器101采样到sig_in信号，改变递增信号inc值为1，4选1选择器102选择加数1，因此加法器103的计算结果count为1，经或门105产生非空信号out1为1。当前电平逻辑为正逻辑(sel1为0)，2选1选择器203输出信号o2in为高电平；4.在节拍1下降沿，触发器204采样到o2in信号，将信号线out2置为高电平。随后出现的输出时钟clk_out的上升沿，输出同步单元的第一级触发器301采样到out2信号线，置信号线out3为高电平，此时输出同步单元也使用正逻辑，因此信号sigo_tmp为高电平。在下一个输出时钟上升沿，第二级触发器304采样sigo_tmp，置输出信号sig_out为1。
5.在第4步的out3为高电平时，out1、out2仍在维持其原状态——高电平，因此结果反馈单元的异或非门401和与门402的运算结果为高电平，即dec1为高电平。在输入时钟节拍2的下降沿，触发器403采样dec1，采样值为1。可知结果反馈单元中触发器的输入端信号为高电平；在输出时钟clk_out的下一个时钟周期，输出同步单元的第二级触发器采样sigo_tmp，将其值输出到sig_out信号，作为本次信号转换操作的结果值；6.在输入时钟节拍3的上升沿，触发器404采样到触发器403的输出后置信号线dec为1。递减信号dec同时送入输入计数单元和正负逻辑选择电路，由于此时inc信号也为1，故计数器维持原值2不变。2选1选择器202的输出sel1变为1，使得输出保持单元的输出信号使用负逻辑，开始下一个输入信号的转换过程。
后续信号的转换过程类似于上述步骤3-6，这里不再赘述。
权利要求
1.一种基于逻辑类型交替的异步时钟域信号切换结构，其特征在于它包括输入计数单元、输出保持单元、输出同步单元和结果反馈单元，所述输入计数单元是计算待转换信号周期数的计数电路；输出保持单元在待转换信号未被转换到输出时钟域前，一直维持当前的有效状态，在信号被成功转换后，将转换过程切换到下一个有效状态；输出同步单元的内部交替使用正逻辑和负逻辑电平类型来产生转换结果信号，这一交替次序与输出保持单元的交替次序保持一致；结果反馈单元将转换结果通知给输入计数单元和输出保持单元，使得输入计数单元递减待转换信号个数，并将输出保持单元置于转换下一个信号状态。
2.根据权利要求1所述的基于逻辑类型交替的异步时钟域信号切换电路，其特征在于所述输入计数单元是一个计算待转换信号周期数的计数电路，输入计数单元由1个触发器、N位寄存器、4选1选择器、N位加法器和1个N输入或门构成，输入信号sig_in经触发器同步后生成计数器递增信号inc，与递减信号dec一起选择加法器的一个加数，另一个加数由N位寄存器给出，加法器结果经N输入或门产生非空信号not_empty。
3.根据权利要求1或2所述的基于逻辑类型交替的异步时钟域信号切换电路，其特征在于所述输出保持单元输出的信号交替使用正负逻辑类型，正逻辑即高电平表示逻辑值“1”，负逻辑即低电平表示逻辑值“1”，即out2信号线上连续出现的逻辑电平“1”是以高电平—低电平—高电平—低电平……这样的物理电平值交替表示的。
4.根据权利要求3所述的基于逻辑类型交替的异步时钟域信号切换电路，其特征在于所述输出同步单元是一个两级同步器，其第一级寄存器的输出结果交替正逻辑或负逻辑电平类型，这一交替次序与输出保持电路的交替次序保持一致，即当输出保持单元工作于正逻辑时，输出同步单元采样到的信号也使用正逻辑进行转换，当输出保持单元工作于负逻辑时，输出同步单元采样到的信号也使用负逻辑进行转换，保证被转换信号逻辑值的一致性。
全文摘要
本发明公开了一种基于逻辑类型交替的异步时钟域信号切换结构，包括输入计数单元、输出保持单元、输出同步单元和结果反馈单元，输入计数单元用来计算待转换信号个数；输出保持单元在待转换信号未被转换到输出时钟域前，一直维持当前的有效状态，在信号被成功转换后，将转换过程切换到下一个有效状态；输出同步单元的内部交替使用正逻辑和负逻辑电平类型来产生转换结果信号，交替次序与输出保持电路的交替次序保持一致；结果反馈单元将转换结果通知给输入计数单元和输出保持单元，使输入计数单元递减待转换信号个数，将输出保持单元置于转换下一个信号状态。本发明可实现流水传输，切换过程的绝对延迟时间短，使用范围广。
文档编号H03K19/00GK101047377SQ200710034579
公开日2007年10月3日 申请日期2007年3月19日 优先权日2007年3月19日
发明者张明, 马驰远, 陈海燕, 高军, 李晋文, 衣晓飞, 穆长富, 阳柳, 曾献君, 李勇, 倪晓强, 唐遇星, 张承义, 杨学军, 张民选, 邢座程, 蒋江 申请人:中国人民解放军国防科学技术大学