专利名称：一种高速的可编程分频器的制作方法
一种高速的可编程分频器技术领域
本发明属于频率合成器技术领域，特别涉及一种高速的可编程分频器。
技术背景
频率合成器，是以一个精确度、稳定度极好的石英晶体震荡器作为基准频率，并利 用加、减、乘、除等基本运算，以获得与石英晶体震荡器同等精确度和稳定度的大量离散频 率信号的设备。可编程分频器是频率合成器中的一个很重要的模块，由于频率合成器中的 压控振荡器输出频率很高，因此可编程分频器就必须能对高频率进行正确分频，并能实现 较宽的分频比范围。
目前高速可编程分频器结构主要有基于双模预分频的吞脉冲分频器和基于基本 分频单元的多模分频器两种结构。基于双模预分频的吞脉冲分频器因高速、结构简单等特 点，被广泛应用频率合成器中，但是在现有的基于双模预分频的吞脉冲分频器中的检测置 数逻辑单元设计中，大多数检测置数逻辑单元通常是对P计数器减计数到0后检测并产生 一个置数使能信号，这样检测和置数信号的产生必须在可编程分频器输入信号的一个时钟 周期内完成，当输出信号频率较高时，检测置数逻辑单元的延迟将很难控制在输入信号的 一个时钟周期内，从而不能正确分频。发明内容
本发明的目的是为了解决现有的分频器在输出信号频率较高时不能正确分频，提 出了一种高速的可编程分频器。
为了解决上述问题，本发明的技术方案是一种高速的可编程分频器，包括4/5 预分频器、P计数器、S计数器和检测置数逻辑单元，所述P计数器由η个D触发器组成，其 中η是不小于4且不大于9的整数；所述S计数器由2个D触发器组成，其特征在于，所述 检测置数逻辑单元由η-2个与门、2个与非门和1个带有复位功能的D触发器组成，所述4/5 预分频器的反相输出端连接在带有复位功能的D触发器时钟信号端，所述检测置数逻辑单 元第1个至第η-3个与门的一个输入端分别连接到P计数器的第2个至第η-2个D触发器 的反相输出端，第1个至第η-3个与门的另一个输入端分别连接到第2个至第η-2个与门 的输出端，第η-2个与门的两个输入端分别连接P计数器的第η-1个和第η个D触发器的 反相输出端；所述检测置数逻辑单元的第一个与非门两个输入端分别连接到4/5预分频器 的输出端和检测置数逻辑单元的第二个与非门的输出端；检测置数逻辑单元的第二个与非 门的两个输入端分别连接到所述S计数器的2个D触发器的反相输出端；检测置数逻辑单 元的第二个与非门的输出端连接到4/5预分频器的分频比控制端；检测置数逻辑单元的1 个带有复位功能的D触发器的复位端连接到检测置数逻辑单元的第1个与门的输出端，其 数据端连接到其反相输出端，其正相输出端连接到P计数器中的η个D触发器的置数使能 端和S计数器中的2个D触发器的置数使能端。
当η = 7时，可以在使得可编程分频器的分频比的范围和工作频率综合性能达到最优。
本发明的有益效果本发明中的检测置数逻辑单元相对于传统的结构缩短了检测 的延迟，即当P计数器减计数到1时，检测置数逻辑单元开始检测，通过一定的逻辑处理产 生一个信号，这个信号使得P计数器和S计数器的置数使能端有效，检测置数整个过程控制 在输入信号的4个时钟周期内，相对于传统的减计数到0才开始置数的检测置数逻辑，检测 和置数必须控制在输入信号的1个时钟周期内完成，可以使得可编程分频器的工作频率提 高1倍以上，同时P计数器中D触发器的个数可重置使得可编程分频器具有灵活的连续整 数分频比范围。
图1是本发明可编程分频器的结构示意图。
图2是本发明可编程分频器的电路原理图。
图3是本发明检测置数逻辑时序图。
具体实施方式
下面结合附图和具体的实例对本发明做进一步的说明
如图1所示本发明的高速的可编程分频器包括4/5预分频器1、P计数器2、检 测置数逻辑单元3和S计数器4。其中，P计数器2由η个D触发器组成，其中η是不小于 4且不大于9的整数；S计数器4由2个D触发器组成；检测置数逻辑单元3由η-2个与门、 两个与非门和1个带有复位功能的D触发器组成。
当η = 7时，可以在使得可编程分频器的分频比的范围和工作频率的综合性能达 到最优。下面以η = 7为例，来说明本发明的高速的可编程分频器的具体电路连接和其工 作过程。
如图2所示，P 计数器 2 由 7 个D触发器DFF21、DFF22、DFF23、DFF24、DFF25、DFF26、 DFF27组成；S计数器4由2个D触发器DFF41、DFF42组成；检测置数逻辑单元3由5个与 门 AND31、AND32、AND33、AND34、AND35, 2 个与非门 ANDN31、ANDN32 和 1 个带有复位功能的 D触发器DFF31组成，4/5预分频器1的输出反相端f。utn连接在带有复位功能的D触发器 DFF31时钟信号端CLK，检测置数逻辑单元3的第1个至第4个与门AND31、AND32、AND33、 AND34的一个输入端分别连接到P计数器2的第2个至第5个触发器DFF22、DFF23、DFFM、 DFF25的反相输出端QN，第1个至第4个与门AND31、AND32、AND33、AND34的另一个输入端 分别连接到第2个至第5个与门AND32、AND33、AND34、AND35的输出端，第5个与门AND35 的两个输入端分别连接P计数器2的第6个和第7个D触发器DFM6、DFF27的反相输出 端QN ；所述检测置数逻辑单元3的第一个与非门ANDN31两个输入端分别连接到4/5预分 频器1的输出端和检测置数逻辑单元3的第二个与非门ANDN32的输出端，检测置数逻辑单 元3的第二个与非门ANDN32的两个输入端分别连接到所述S计数器4的2个D触发器的 DFF4UDFF42反相输出端QN ；检测置数逻辑单元3的第二个与非门ANDN32的输出端连接到 4/5预分频器1的分频比控制端Mode ；检测置数逻辑单元3的1个带有复位功能的D触发 器DFF31的复位端RST连接到检测置数逻辑单元3的第1个与门AND31的输出端，其数据段 端D连接到其反相输出端QN，其正相输出端Q连接到P计数器2中的7个D触发器DFF21、DFF22、DFF23、DFF24、DFF25, DFF26, DFF27的置数使能端Ld和S计数器4中的2个D触发 器DFF41、DFF42的置数使能端Ld。f。ut为可编程分频器的输出信号，可以从检测置数逻辑 单元3的5个与门的其中一个与门输出端引出，与门的选择决定了输出信号的占空比。
由于4/5预分频器属于本领域的公知现有技术，因此在这里对其结构不再做详细 描述。
具体的工作流程首先P计数器2和S计数器4置数，4/5预分频器1的分频比为 5，P计数器2和S计数器4都开始计数，当S计数器4减计数到0时，检测置数逻辑单元3 中与非门ANDN32输出0电平给4/5预分频器1的Mode端，4/5预分频器1的分频比变为4， S计数器1停止计数，即通过与非门ANDN31使得S计数器的输入为0电平来实现停止计数， 而P计数器2继续计数，当P计数器2减计数到1时，检测置数逻辑单元3通过与门AND31、 AND32、AND33、AND34、AND35，对 P 计数器 2 中 D 触发器 DFF22、DFF23、DFF24、DFF25、DFF26、 DFF27的输出进行与组合逻辑，即当P计数器2减计数到0000001时，与门AND31的输出由 低电平变为高电平，在与门AND31的输出信号的控制下，D触发器DFF31产生一个置数使能 信号，使P计数器2和S计数器4开始重新置数，可编程分频器开始进行新一轮的分频。
具体的检测置数时序逻辑如图3所示，fin为可编程分频器的输入信号，f。utn为4/5 预分频器1的反相输出信号，连接在D触发器DFF31的时钟信号端CLK，Ren为与门AND31输 出端信号，Ld为P计数器2和S计数器4的置数使能信号，Mode为4/5预分频器1的分频 比控制端Mode的控制信号，f。utp为4/5预分频器1的正相输出信号。
当 P 计数器 2 减计数到 0000001 时，D 触发器 DFF22、DFF23、DFF24、DFF25、DFF26、 DFF27的反相输出端QN都为1，此时与门AND31输出端信号的电平由1变为0，即Rm信号由 高电平变为低电平，由于R 作为D触发器DFF31复位端的复位信号(低电平有效)，D触发 器DFF31开始工作，D触发器DFF31的CLK端输入信号为f。utn，故当信号f。utn的下一个上升 沿到来时，即P计数器减计数到0，D触发器DFF31输出信号Ld由低电平变为高电平，Ld作 为P计数器2和S计数器4的置数使能信号，故P计数器2和S计数器4开始重新置数，进 行新一轮的计数，在新一轮的计数中，Mode信号从低电平变为高电平，4/5预分频器1的分 频比变为5，故信号f。utp为输入信号fin的5分频信号，从图3的检测置数逻辑时序图可知， 从检测到置数信号有效的整个时延、控制在输入信号的4个时钟周期内，而传统的P计数 器减计数到0才开始检测并置数的检测置数时序逻辑中，检测和置数必须控制在输入信号 的1个时钟周期内完成，可以看出相对于传统的减计数到0才开始检测的检测置数逻辑，本 发明的分频器工作频率可以提高1倍以上。同时P计数器中D触发器的个数可重置使得可 编程分频器具有灵活的连续整数分频比范围。
本领域的普通技术人员将会意识到，这里所述的实施例是为了帮助读者理解本发 明的原理，应被理解为发明的保护范围并不局限于这样的特别陈述和实施例。凡是根据上 述描述做出各种可能的等同替换或改变，均被认为属于本发明的权利要求的保护范围。
权利要求
1.一种高速的可编程分频器，包括4/5预分频器、P计数器、S计数器和检测置数逻辑 单元，所述P计数器由η个D触发器组成，其中η是不小于4且不大于9的整数；所述S计 数器由2个D触发器组成，其特征在于，所述检测置数逻辑单元由η-2个与门、2个与非门和1个带有复位功能的D触发器组 成，所述4/5预分频器的反相输出端连接在带有复位功能的D触发器时钟信号端，所述检测 置数逻辑单元第1个至第η-3个与门的一个输入端分别连接到P计数器的第2个至第η-2 个D触发器的反相输出端，第1个至第η-3个与门的另一个输入端分别连接到第2个至第 η-2个与门的输出端，第η-2个与门的两个输入端分别连接P计数器的第η_1个和第η个D 触发器的反相输出端；所述检测置数逻辑单元的第一个与非门两个输入端分别连接到4/5 预分频器的输出端和检测置数逻辑单元的第二个与非门的输出端，检测置数逻辑单元的第 二个与非门的两个输入端分别连接到所述S计数器的2个D触发器的反相输出端；检测置 数逻辑单元的第二个与非门的输出端连接到4/5预分频器的分频比控制端；检测置数逻辑 单元的1个带有复位功能的D触发器的复位端连接到检测置数逻辑单元的第1个与门的输 出端，其数据端连接到其反相输出端，其正相输出端连接到P计数器中的η个D触发器的置 数使能端和S计数器中的2个D触发器的置数使能端。
2.根据权利要求1所述的高速的可编程分频器，其特征在于，所述的η为7。
全文摘要
本发明公开了一种高速的可编程分频器。本发明针对现有的分频器在输出信号频率较高时不能正确分频，提出了一种高速的可编程分频器，包括4/5预分频器、P计数器、S计数器和检测置数逻辑单元，其特征在于所述检测置数逻辑单元由n-2个与门、2个与非门和1个带有复位功能的D触发器组成。检测置数逻辑单元相对于传统的结构缩短了检测的延迟，即当P计数器减计数到1时，检测置数逻辑单元开始检测，通过一定的逻辑处理产生一个信号，这个信号使得P计数器和S计数器的置数使能端有效，检测置数整个过程控制在输入信号的4个时钟周期内，相对于传统的减计数到0才开始置数的检测置数逻辑，使得可编程分频器的工作频率提高1倍以上。
文档编号H03K23/00GK102035538SQ201010590208
公开日2011年4月27日 申请日期2010年12月16日 优先权日2010年12月16日
发明者文光俊, 杨拥军, 鞠英 申请人:电子科技大学