一种新型低电压分频器的制造方法
【专利摘要】本实用新型公开了一种新型低电压分频器，包括并行设置、且相互连接的第一锁存器和第二锁存器，第一锁存器的结构和第二锁存器的结构相同；第一锁存器的第一输出端QN和第一锁存器的第二输出端QP，分别直接连接到第二锁存器的输入端；所述第二锁存器的第一输出端IN和第二锁存器的第二输出端IP，交叉耦合到第一锁存器的输入端。本实用新型所述新型低电压分频器，可以克服现有技术中占用面积大、稳定性差、增益小和功耗大等缺陷，以实现占用面积小、稳定性好、增益大和功耗低的优点。
【专利说明】一种新型低电压分频器
【技术领域】
[0001]本实用新型涉及集成电路设计及信号处理的【技术领域】，具体地，涉及一种新型低电压分频器。
【背景技术】
[0002]源耦合逻辑电路是由双极电路的ECL结构演变而来，由于电路的摆幅小，因而电路的工作速度得以提高。源耦合逻辑(SCL)分频器以其宽工作范围、合适的功耗等优点在高速CMOS分频电路中占有重要比重。对于源耦合电路设计，其速度的关键限制是负载电阻，小的负载电阻有利于减小时间常数，大的电阻则有利于信号的放大。为了满足低功耗的要求，电源电压越来越低，IV电源的电路设计变得越来越重要，前面提到的结构在IV的电压下，已经不能工作。
[0003]目前已经发表的文献,可在较低的电压下工作，例如文献“High-Frequency CMLClock Dividers in 0.13 μ m CMOS Operating up to 38 GHz，，和“3.5mW W-Band FrequencyDivider with Wide Locking Range in 90nm CMOS Technology” 是米用更小尺寸的工艺，如更低阈值电压的130nm CMOS和90nm CMOS的先进工艺，有的采用类似于压控振荡器的注入锁定结构(ILFD),如文献 “A Wide Locking Range and Low Voltage CMOS DirectInject1n-Locked Frequency Divider，，。
[0004]因此，需要对静态负载源耦合结构进行改进，提出一种低电压结构分频器。
[0005]在实现本实用新型的过程中，实用新型人发现现有技术中至少存在占用面积大、稳定性差、增益小和功耗大等缺陷。
实用新型内容
[0006]本实用新型的目的在于，针对上述问题，提出一种新型低电压分频器，以实现占用面积小、稳定性好、增益大和功耗低的优点。
[0007]为实现上述目的，本实用新型采用的技术方案是:一种新型低电压分频器，包括并行设置、且相互连接的第一锁存器和第二锁存器，所述第一锁存器的结构和第二锁存器的结构相同；
[0008]所述第一锁存器的第一输出端QN和第一锁存器的第二输出端QP，分别直接连接到第二锁存器的输入端；所述第二锁存器的第一输出端IN和第二锁存器的第二输出端IP，交叉耦合到第一锁存器的输入端。
[0009]进一步地，每个锁存器包括采样差分对管、锁存交叉耦合对管、带时钟控制管的负载模块；时钟控制管并接在锁存器的输出端；
[0010]第一锁存器的采样差分对管的源极与第二锁存器的锁存交叉耦合对管的源极连接在一起，并连接输入时钟信号CP经过隔直电容之后的信号和伪电流源的漏极；
[0011]第二锁存器的采样差分对管的源极与第一锁存器的锁存交叉耦合对管的源极连接在一起，并连接输入时钟信号CN经过隔直电容之后的信号和伪电流源的漏极；
[0012]每个锁存器输出信号与其采样对管栅极所接入的输入信号的频率相同，都为输入的时钟信号频率的一半。
[0013]进一步地，每个锁存器的采样差分对管包括由FET场效应管Ml和FET场效应管M2，FET场效应管Ml的漏极和FET场效应管M2的漏极分别连接到该锁存器的两个输出端，FET场效应管Ml的源极和FET场效应管M2的源极接在一起，连接到输入时钟信号CP经过隔直电容之后的信号和伪电流源的漏极；
[0014]和/ 或，
[0015]每个锁存器的交叉耦合锁存对管包括FET场效应管M3和FET场效应管M4，FET场效应管M3的漏极和FET场效应管M4的漏极分别连接到该锁存器的两个输出端，FET场效应管M3的源极和FET场效应管M4的源极连接在一起，连接到连接到输入时钟信号CN经过隔直电容之后的信号和伪电流源的漏极；FET场效应管M3的栅极和FET场效应管M4的栅极分别交叉连接到该锁存器的两个输出端；
[0016]和/ 或，
[0017]每个锁存器的负载模块包括FET场效应管MPl、FET场效应管MP2及时钟控制管MC,时钟控制管MC为FET场效应管；
[0018]FET场效应管MPl的漏极和和FET场效应管MP2的漏极分别连接到该锁存器的两个输出端；FET场效应管MPl的源极和和FET场效应管MP2的源极相连接电源Vdd ；FET场效应管MPl的栅极和和FET场效应管MP2的栅极相连接一偏置电位Vb。
[0019]进一步地，每个锁存器的负载模块包括阻型器件Zl和阻型器件Z2及时钟控制管MC组成，阻型器件为电阻或电感、或由电阻和电感组合的阻型器件，时钟控制管MC为FET场效应管；
[0020]阻型器件Zl和阻型器件Z2的一端并联接电源Vdd，另一端连接时钟控制管MC的漏极和源极的其中一极；时钟控制管MC的漏极和源极分别连接到锁存器两个输出端的其中一个端口，其栅极连接到连接到输入时钟信号CP或CN经过隔直电容之后的信号和伪电流源的漏极，如第一锁存器的时钟控制管MC的栅极接输入时钟信号CN经过隔直电容之后的信号和伪电流源的漏极，第二锁存器的时钟控制管MC的栅极接输入时钟信号CP经过隔直电容之后的信号和伪电流源的漏极。
[0021]进一步地，在每个锁存器中，所有采样差分对管和交叉耦合锁存对管中晶体管M1-M8为NMOS管；作为负载模块的负载管MPl?MP4以及时钟控制管MCl?MC2为PMOS管;
[0022]和/ 或，
[0023]在每个锁存器中，所有采样差分对管和交叉耦合锁存对管中晶体管M1-M8为NMOS管；负载模块由Z1、Z2和MCl组成，负载模块由Z3、Z4和MC2组成，作为负载模块的钟控晶体管MC1、MC2为PMOS管，Zl?TA为阻型器件，阻型器件为电阻或电感，或由电阻和电感组合的阻型器件；
[0024]和/ 或，
[0025]在每个锁存器中，采样差分对管和交叉耦合锁存对管中晶体管M1-M8为PMOS管；负载模块由丽1、丽2和MCl组成，负载模块由丽3、MN4和MC2组成，作为负载模块的晶体管MNl?MN4和钟控晶体管MC1、MC2为NMOS管；
[0026]和/ 或，
[0027]在每个锁存器中，所有采样差分对管和交叉耦合锁存对管中晶体管M1-M8为PMOS管；负载模块由Z1、Z2和MCl组成，负载模块由Z3、Z4和MC2组成，作为负载模块的钟控晶体管MC1、MC2为NMOS管，Zl?TA为阻型器件，阻型器件为电阻或电感，或由电阻和电感组合的阻型器件；
[0028]和/ 或，
[0029]在每个锁存器中，所有采样差分对管和交叉耦合锁存对管中晶体管M1-M8为NPN管；作为负载模块的负载管MPl?MP4以及时钟控制管MC1、MC2为PMOS管；
[0030]和/ 或，
[0031]在每个锁存器中，所有采样差分对管和交叉耦合锁存对管中晶体管M1-M8为NPN管；负载模块由Z1、Z2和MCl组成，负载模块由Z3、Z4和MC2组成，作为负载模块的钟控晶体管MC1、MC2为PMOS管，Zl?TA为阻型器件，阻型器件为电阻或电感，或由电阻和电感组合的阻型器件；
[0032]和/ 或，
[0033]在每个锁存器中，所有采样差分对管和交叉耦合锁存对管中晶体管M1-M8为PNP管；负载模块由丽1、丽2和MCl组成，负载模块由丽3、MN4和MC2组成，作为负载模块的晶体管MNl?MN4和钟控晶体管MC1、MC2为NMOS管；
[0034]和/ 或，
[0035]在每个锁存器中，所有采样差分对管和交叉耦合锁存对管中晶体管M1-M8为PNP管；负载模块由Z1、Z2和MCl组成，负载模块由Z3、Z4和MC2组成，作为负载模块的晶体管Zl?TA和钟控晶体管MC1、MC2为NMOS管，Zl?TA为阻型器件，阻型器件为电阻或电感，或由电阻和电感组合的阻型器件。
[0036]进一步地，该新型低电压分频器还包括:
[0037]在每个锁存器的两个输出端上接入一个钟控晶体管为采用反向时钟信号控制的钟控晶体管，通过钟控晶体管增加一个控制维度，调节时钟控制管MCl和MC2的尺寸，并优化调整Ml?M8对管的尺寸，满足极高工作频率和较宽工作范围的要求，使钟控晶体管参与构成负载模块的动态负载在采样阶段呈低电阻，在锁存阶段呈高电阻，使得该新型低电压分频器为高速、低电源电压的分频器。
[0038]本实用新型各实施例的新型低电压分频器，由于包括并行设置、且相互连接的第一锁存器和第二锁存器，第一锁存器的结构和第二锁存器的结构相同；第一锁存器的第一输出端QN和第一锁存器的第二输出端QP，分别直接连接到第二锁存器的输入端；所述第二锁存器的第一输出端IN和第二锁存器的第二输出端IP,交叉I禹合到第一锁存器的输入端；从而可以克服现有技术中占用面积大、稳定性差、增益小和功耗大的缺陷，以实现占用面积小、稳定性好、增益大和功耗低的优点。
[0039]本实用新型的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本实用新型而了解。
[0040]下面通过附图和实施例，对本实用新型的技术方案做进一步的详细描述。
【专利附图】
【附图说明】
[0041]附图用来提供对本实用新型的进一步理解，并且构成说明书的一部分，与本实用新型的实施例一起用于解释本实用新型，并不构成对本实用新型的限制。在附图中:
[0042]图1是传统的锁存器组成的双锁存器分频器结构框图。
[0043]图2a是本实用新型实施例的双锁存器分频器的管级电路图；
[0044]图2b是本实用新型实施例的一种锁存器的晶体管级实现的电路图；
[0045]图2c是本实用新型实施例的另一种锁存器的晶体管级实现的电路图；
[0046]图2中M1-M4为NMOS管，MP1-MP2为PMOS管，钟控管为NMOS管，Z1-Z2为电阻或者电感；图3是本实用新型双锁存器预分频具体实施例1的电路图；
[0047]图4是本实用新型双锁存器分频器实施例2电路图；在图4中，放大器均是NMOS管，负载模块中负载为阻型器件，钟控管为PMOS管；
[0048]图5是本实用新型双锁存器分频器实施例3电路图；在图5中，放大器中均是PMOS管，负载模块中均为NMOS管。
[0049]图6是本实用新型双锁存器分频器实施例4电路图；在图6中，放大器均是PMOS管，负载模块中负载为阻型器件，钟控管为NMOS管；
[0050]图7是本实用新型双锁存器分频器实施例5电路图；在图7中，放大器均是NPN管，负载模块中均为PMOS管；
[0051 ] 图8是本实用新型双锁存器分频器实施例6电路图；在图8中，放大器均是NPN管，负载模块中负载为阻型器件，钟控管为PMOS管；
[0052]图9是本实用新型双锁存器分频器实施例7电路图；在图9中，放大器均是PNP管，负载模块中均为NMOS管；
[0053]图10是本实用新型双锁存器分频器实施例8电路图；在图10中，放大器均是PNP管，负载模块中负载为阻型器件，钟控管为NMOS管。
[0054]结合附图2a，本实用新型实施例中附图标记如下:
[0055]20-主锁存器；20’_从锁存器；21_采样差分对管；22_锁存交叉耦合对管；23_负载模块。
[0056]结合附图2b及附图2c，本实用新型实施例中附图标记如下:
[0057]20_1—主锁存器；23_负载模块；MP1?MP4可以是晶体管或三极管；Z1?Z2—可以是阻性或感性器件。图2包括图2bc，其中所有的符号都是抽象符号，用以代替图3-图10中所有可能的晶体管，三极管，或者电阻电感等等。实施例中所有符号都是常规符号，不需要特别指明。
[0058]结合图1、图3-图10，本实用新型实施例中附图标记如下:
[0059]11-主触发器；12_ 从触发器;30、40、50、60、70、80、90、100-第一锁存器；30 1、40'、50'、60'、70'、80'、90'、100'-第二锁存器；31、41、51、61、71、81、91、101-采样差分对(或采样差分放大器);32、35、42、45、52、55、62、65、72、75、82、85、92、95、102、105-锁存交叉耦合对(或交叉耦合锁存放大器)；33、36、43、46、53、56、63、66、73、76、83、86、93、93、103、106-负载模块(或负载放大器);34、44、54、64、74、84、94、104_采样差分对管(或采样差分放大器)。
【具体实施方式】
[0060]以下结合附图对本实用新型的优选实施例进行说明，应当理解，此处所描述的优选实施例仅用于说明和解释本实用新型，并不用于限定本实用新型。
[0061]根据本实用新型实施例，如图2a、图2b、图3-图10所示，提供了一种新型低电压分频器，即一种高速、低电源电压、带钟控晶体管的分频器。该新型低电压分频器，在传统锁存器的结构(参见图1，包括主触发器11和从触发器12)上消除了时钟输入差分对管，节省了一个晶体管的源漏电压;在负载输出的两端添加时钟控制晶体管，构成带钟控
diSl
晶体管的低电源电压分频器，这种结构可以消除时钟输入管，降低对电源电压的最小值的限制，实现动态负载在采样时间期间减小负载电阻从而提高工作频率的优点，得到一种高速、低电压低功耗分频器，可提供正交信号。
[0062]本实用新型新型低电压分频器的实现原理如下:
[0063]首先分析传统静态负载源耦合逻辑分频器，如果电路要正常工作，那么首先要保证作为尾电流源晶体管和时钟控制管处于饱和区，假设输出信号摆幅为0.2V，那么电源电压
_4] I/ >02 + V + V + V ⑴；
y del ^^ y GS5 ' y dSI ^ y dSJs
[0065]为保证尾电流源能够正常工作，j要大于0.15V，而J7 则决定
dS，Isp dSl
了分频器的输入范围，至少要大约0.2V，所需要的电源电压最小值
[0066]
Vm=0.2 + 0.65+0.2 + 0.15 = 1.2 ￥(2);
--,ΙΤΙΙΕ
[0067]所以，当电源电压下降到1.2V以下，传统静态负载结构和改进型动态负载结构的工作频率将急剧下降，甚至不能正常工作。而本实用新型提出的低电压源耦合逻辑分频器由于减小了一个晶体管的漏源电压，所以，由(2)式可知，本实用新型中的低电压源耦合逻辑分频器可工作在IV的电源电压下。
[0068]下面分析本实用新型提出的低压源耦合逻辑分频器，在加入一个时钟控制管所带来的优点。由于源耦合锁存器的速度决定于采样电路的速度，所以，分析工作于采样状态时的锁存器，只需分析其小信号等效电路的半边电路。小信号模型的传输函数AV用下式表示:
[0069]J K __Ι?ι_
^1|/ — — 1 ■—1 1-1 I/ n^J^f.1.?
ill lSC r — Sm% +Gr + — _1--
L ^m3 L O D
11 1^SBr
/^f _
1.f - jr y.j f T
^jI — a Al ^ S ds3
(3);
[0070]式中，gml为采样对管Ml、M2的跨导，gm3为锁存对管M3、M4的跨导，GL为采样管的沟道跨导与锁存对管的沟道电导之和，R为作为负载电阻的MP1、MP2的直流等效电阻，RSff为增加的钟控晶体管的等效电阻，CL是输出节点总寄生电容以及负载电容之和。
[0071]当小信号传输函数的增益为1，锁存器输出节点最高工作频率
[0072]
I 2 r I I Y
4 Sml Sm3 ijL ^ η
j, _ I Vsw J
J out.mm ~λ ^
-?πα,
(4);
[0073]在传统的源耦合锁存器中，由于采样管和锁存管采用相同的尺寸，所以.S ,和负跨导相等，使锁存器的最高工作频率受到限制。为
ο m I，max?爪)，nicix
了提高工作频率，通常减小锁存管M3、M4的尺寸，但是M3、M4的尺寸的减小会影响锁存状态下电路的工作性能，并且随着M3、M4尺寸的减小，锁存器的最低工作频率逐渐提高而压缩了锁存器的工作范围。
[0074]为了使得控制锁存器最高工作频率的参数不仅局限在Ml?M4对管的尺寸上，本实用新型在锁存器的设计上增加一个维度，通过在输出端加入一个钟控晶体管，并通过优化调整Ml?M4对管的尺寸，来满足甚高的工作频率和较宽的工作范围。
[0075]本实施例的新型低电压分频器，包括两个锁存器，每个锁存器的两个输出端上接入一个采用反向时钟信号控制的钟控晶体管，带钟控晶体管锁存器的动态负载结构在采样阶段呈低电阻，减小充放电时间，大大提高转换速度，不仅具有提高工作频率的优点，同时克服了电路静态偏置点变动的缺点，该动态负载在锁存阶段呈高电阻值，提供足够的增益。该新型低电压分频器，为增加了一个维度的新型低电压分频器，结构为高速、低电压的分频器，它比传统锁存器的工作频率更高、工作范围更宽和电源电压更低。
[0076]本实用新型的新型低电压分频器，由第一锁存器和第二锁存器组成，第一锁存器的电路结构与第二锁存器的电路结构完全相同，第一锁存器的输出端QN和QP直接连接到第二锁存器的输入端，第二锁存器的输出端IN和IP交叉耦合到第一锁存器的输入端。
[0077]其中，每个锁存器包括采样差分对管、锁存交叉耦合对管、带钟控晶体管或称时钟控制管的负载模块；时钟控制管并接在锁存器的输出端；时钟信号输入差分对管的二个输入端对应连接输入时钟信号CP、CN ;第一锁存器的时钟控制管的控制极连接输入时钟信号CN，第二锁存器的时钟控制管的控制极连接输入时钟信号CP ;每个锁存器输出信号与其采样对管栅极所接入的输入信号的频率相同，都为输入的时钟信号频率的一半；每个锁存器的采样差分对管21由Ml和M2组成，M1、M2的漏极分别连接到该锁存器20的两个输出端，Ml和M2的源极连接在一起，连接到输入时钟信号CP经过隔直电容之后的信号和伪电流源的漏极。
[0078]每个锁存器的交叉耦合锁存对管22由M3和M4组成，M3、M4的漏极分别连接到该锁存器的两个输出端，M3、M4的源极连接在一起，连接到连接到输入时钟信号CN经过隔直电容之后的信号和伪电流源的漏极；M3的栅极和M4的栅极分别交叉连接到该锁存器的两个输出端。
[0079]每个锁存器的负载模块23由MPl和MP2及时钟控制管MC组成，MPl和MP2及时钟控制管MC为FET场效应管；MP1的漏极和和MP2的漏极分别连接到该锁存器的两个输出端；MP1的源极和和MP2的源极相连接电源Vdd ；MP1的栅极和和MP2的栅极相连接一偏置电位Vb ;所述的每个锁存器的负载模块23或由Zl和Z2及时钟控制管MC组成，Zl和Z2为阻型器件，阻型器件为电阻或电感，或由电阻和电感组合的阻型器件，时钟控制管MC为FET场效应管；Z1和Z2的一端并联接电源Vdd，另一端连接时钟控制管MC的漏极和源极的其中一极；时钟控制管MC的漏极和源极分别连接到锁存器两个输出端的其中一个端口，其栅极连接到时钟信号(CN或CP)经过隔直电容之后的信号和伪电流源的漏极；
[0080]分频器的每一个锁存器的两个输出端上接入的一个钟控晶体管为采用反向时钟信号控制的钟控晶体管，通过钟控晶体管增加一个控制维度，调节时钟控制管MCl和MC2的尺寸，并优化调整Ml?M4对管的尺寸，满足极高工作频率和较宽工作范围的要求，使钟控晶体管参与构成负载模块的动态负载在采样阶段呈低电阻，在锁存阶段呈高电阻，使得带钟控晶体管的分频器为高速、低功耗的分频器。优化调整电路中Ml?M4晶体管尺寸的步骤:
[0081]首先，合理设置Ml和M2对管的宽长比，得到Ml管跨导与输出节点负载电容之比的最大值，Ml与M2保持同样的尺寸，M3和M4可选择与Ml和M2同样的尺寸，或者比Ml和M2略小一些的宽长比，以便得到较宽的工作范围。
[0082]其次，根据公式(2)，调节时钟控制管MCl和MC2的宽长比尺寸，使得MCl和MC2的直流等效电阻恰好能够抵销负载电阻R、Rsw、采样管的沟道跨导与锁存对管的沟道电导，就可以得到由式(3)可知的预分频的最高工作频率。仅靠设置Ml?M4的尺寸来优化电路，根据式(2)可知，不可能得到最工作频率，只能获得一个次优的解。通过增加时钟控制管相当于为优化设计额外增加了一个维度，使得Ml?M4的尺寸得到很好的优化，并且能够获得更高的工作频率。
[0083]本实用新型的新型低电压分频器，不需要时钟输入管，节省了一个晶体管的源漏电压，又加入一个钟控晶体管连接两个锁存器的输出端，采用反向时钟信号控制。在采样阶段，电阻减小，充放电时间减小，从而提高了转换速度；在锁存阶段，电阻仍然保持大的阻值来提供足够的增益。
[0084]下面按照本实用新型具体实施例，并结合附图，对本实用新型的技术方案作进一步的说明。
[0085]本实用新型一种新型低电压分频器的基本结构的组成示意图如图2a所示。一种新型低电压分频器由两个完全相同的、带钟控晶体管的锁存器20和交叉耦合组成。
带钟控晶体管的锁存器包括:采样差分对放大器21由Ml和M2组成，锁存交叉耦合对放大器22由M3和M4组成，作为负载模块23由MP1，MP2和时钟控制管MC组成。
[0086]低电压带钟控晶体管的一种锁存器20_1的管级结构参见图2b。从前端VCO或其他器件来的差分信号CN、CP经过隔直电容之后的信号和伪电流源的漏极，带钟控晶体管的锁存器20的采样差分对管21的差分信号输入端为IP和IN，锁存交叉耦合对管22的交叉耦合端为QP和QN，交叉耦合端QP和QN上并接负载模块23时钟控制管MC，负载模块23的MPl，MP2和时钟控制管MC都是FET场效应管，MPl的栅极和和MP2的栅极相连接一偏置电位Vb，时钟输入差分信号CN经过隔直电容之后的信号连接MC的控制端，钟控管等效的阻抗与MPl和MP2形成的并联阻抗，可以实现电路的动态负载改变时，而电路静态偏置点不变。
[0087]带钟控晶体管的另一种锁存器20-2的管级结构参见图2c。它与一种锁存器20_1管级结构基本相同，其区别在于:负载模块23由阻性负载Zl，Z2和时钟控制管MC组成，Zl?Z2为阻性器件，阻型器件为电阻或电感，或由电阻和电感组合的阻型器件。
[0088]第I实施例
[0089]如图3给出的是第I实施例的一种新型低电压分频器组成电路图，一种新型低电压分频器包括第一锁存器30和第二锁存器30'。第一锁存器包括由Ml和M2组成的采样差分对31和由M5和M6组成的锁存交叉耦合对32，由MP1、MP2和时钟控制管MCl组成的负载模块33。第二锁存器包括由M5和M6组成的采样差分对管34，和由M7和M8组成的锁存交叉耦合对35，由MP3，MP4和时钟控制管MC2组成的负载模块36。图3中，放大器Ml?M8均是NMOS管，负载模块中的MPl?MP4和时钟控制管MCl?MC2均为PMOS管。
[0090]本实施例的新型低电压分频器，包括第一锁存器电路30与该第二锁存器电路30’，所有采样差分对31、34，和交叉耦合锁存对32、35中的放大管为NMOS管；作为负载模块33、36的负载管MPl?MP4以及时钟控制管MCl?MC2为PMOS管。
[0091]时钟信号分别经过隔直电容之后和各自锁存器的伪电流源的漏极连接在一起。
[0092]当时钟信号CP端为高电平即CN端为低电平时，采样差分对31被置于不活跃状态；时钟信号CN经过隔直电容之后加到交叉耦合锁存对32的M3?M4的源极输入端，使交叉耦合锁存对32处于活跃状态，这时第一锁存器处于锁存阶段。同时，第二锁存器的交叉耦合锁存对35被置于不活跃状态；时钟信号CN经过隔直电容之后加到采样差分对管35的M5?M6源极输入端，采样差分对34被置于活跃状态，这时第二锁存器处于采样阶段。第一锁存器的交叉耦合锁存对32既接收来自时钟信号CN经过隔直电容之后的信号，二个输出端又分别输入到交叉耦合锁存对的M3和M4的栅极，又接收来自锁存对管的输出信号，交叉耦合锁存对32的二个输出端QN与QP和采样差分对管31的二个输出端并接在一起，与锁存器内的负载模块33共同组成一个完整的交叉耦合锁存差分放大模块。
[0093]在时钟信号CP端的高电平期间完成第一锁存器的输出锁存功能。交叉耦合锁存对管32把两路输出信号相应输入到第二个锁存器的采样差分对34的两路输入端，即两个晶体管M5和M6的栅极。第二锁存器的采样差分对34的两个晶体管的源极还接收来自时钟信号CN经过隔直电容之后的信号。第二个锁存器采样差分对34的M5和M6的漏极还分别接收来自交叉耦合锁存对35的输出信号，采样差分对34与负载模块36共同组成一个完整的差分放大器，把输出信号输入到第一个锁存器的采样差分对管31。
[0094]当时钟信号CN为高电平即CP为低电平时，第一锁存器处于采样阶段，采样差分对31被置于活跃状态，交叉耦合锁存对32处于不活跃状态，第二锁存器处于锁存阶段，采样差分对34被置于不活跃状态，交叉耦合锁存对35处于活跃状态。
[0095]第二锁存器的交叉耦合锁存对35接收来自时钟信号CP经过隔直电容之后的信号，这个信号接入到交叉耦合锁存对35的两个晶体管的源极；交叉耦合锁存对35和采样差分对34的输出接在一起，输出分别输入到交叉耦合锁存对35的两个晶体管的栅极；交叉耦合锁存对35接收来自时钟信号CP经过隔直电容之后的信号和本身的输出信号，然后与锁存器内的负载模块36共同组成一个完整的交叉耦合锁存差分放大模块，在时钟的高电平期间完成第二锁存器的输出锁存功能，把输出信号输入到第一锁存器的米样差分对31。
[0096]第一锁存器的采样差分对31接收来自时钟信号CP经过隔直电容之后的信号，这个信号接入到采样差分对31的两个晶体管的源极；采样差分对31接收来自第二锁存器中的交叉耦合锁存对管34的输出信号，输入到采样差分对31的两个晶体管的栅极；采样差分对31接收分别来自时钟信号CP经过隔直电容之后的信号和第二个锁存器中的交叉耦合锁存对34的输出信号，然后与负载模块33共同组成一个完整的差分放大器，把输出信号输入到第二个锁存器的采样差分对34。
[0097]本实用新型的一种新型低电压分频器的预分频工作过程如下所示:
[0098]I)时钟信号差分对放大:来自差分VCO或类似模块的时钟信号分为差分两路信号CP和CN，CP经过隔直电容之后的信号接到第一个锁存器的采样差分对31两个晶体管的源极和第二个锁存器的交叉耦合锁存对35的两个晶体管的源极；CN经过隔直电容之后的信号第二个锁存器的采样差分对34两个晶体管的源极和第一个锁存器的交叉耦合锁存对32的两个晶体管的源极；
[0099]2)第一个锁存器的采样差分放大:采样放大器31接收来自经过隔直电容之后的信号，这个信号接入到采样放大器的两个晶体管Ml和M2的源极；采样放大器31接收来自第二个锁存器中的交叉耦合锁存放大器35的输出信号，第二个锁存器中的交叉耦合锁存放大器35的输出信号输入到采样差分放大器31的两个晶体管的栅极；采样放大器接收分别来自时钟信号CP经过隔直电容之后的信号和第二个锁存器中的交叉耦合锁存放大器35输出信号，然后把输出信号输入到负载模块33和第二个锁存器的采样差分放大器34 ；
[0100]3)第一个锁存器的交叉耦合锁存放大步骤:配置一个交叉耦合锁存放大器32 ;交叉耦合锁存放大器32接收来自时钟信号CN经过隔直电容之后的信号，这个信号接入到交叉耦合锁存放大器32的两个晶体管的源极；交叉耦合锁存放大器32接收来自自己所处的锁存器中的采样差分放大器31的输出信号，即和采样差分放大器31的输出接在一起，采样差分放大器31的输出信号分别输入到交叉耦合锁存放大器32的两个晶体管的栅极；交叉耦合锁存放大器32接收分别来自时钟信号CN经过隔直电容之后的信号和采样差分放大器31输出信号，然后把输出信号输入到负载模块33和第二个锁存器的采样差分放大器34 ；
[0101]4)第一个锁存器的负载放大步骤:配置一个负载放大器33 ;负载放大器接收来自采样差分放大器31或者交叉耦合锁存放大器32的输出信号，将这个电流变化为电压信号输出到第二个锁存器；也就是说，负载放大器33在输入时钟CP为低电平情况下,与米样差分放大器31组成完整的米样放大器,完成米样放大功能；在输入时钟为低电平情况下，与交叉耦合锁存放大器组成锁存放大器，完成信号锁存功能；
[0102]5)第二个锁存器的采样差分放大步骤:配置采样差分放大器34 ;采样放大器34接收来自时钟信号CN经过隔直电容之后的信号，这个信号接入到采样差分放大器34的两个晶体管的源极；采样放大器34接收来自第一个锁存器中的交叉耦合锁存放大器32的输出信号，第一个锁存器中的交叉耦合锁存放大器32的输出信号输入到采样差分放大器34的两个晶体管的栅极；采样放大器34接收分别来自时钟信号CN经过隔直电容之后的信号和第一个锁存器中的交叉耦合锁存放大器32输出信号，然后把输出信号输入到负载模块36和第一个锁存器的采样差分放大器31 ；
[0103]6)第二个锁存器的交叉耦合锁存放大步骤:配置一个交叉耦合锁存放大器35 ;交叉耦合锁存放大器接收来自时钟信号CP经过隔直电容之后的信号，这个信号接入到交叉耦合锁存放大器的两个晶体管的源极；交叉耦合锁存放大器接收来自自己所处的锁存器中的采样差分放大器34的输出信号，即和采样差分放大器的输出接在一起，采样差分放大器的输出信号分别输入到交叉耦合锁存放大器35的两个晶体管的栅极；交叉耦合锁存放大器35接收分别来自时钟信号CP经过隔直电容之后的信号和采样差分放大器34输出信号，然后把输出信号输入到负载模块36和第一个锁存器的米样差分放大器31 ；
[0104]7)第二个锁存器的负载放大步骤:配置一个负载放大器36 ;负载放大器36接收来自采样差分放大器34或者交叉耦合锁存放大器35的输出信号，将这个电流变化为电压信号，然后输出到第一个锁存器；也就是说，负载放大器36在输入时钟为高电平情况下,与采样差分放大器34组成完整的采样放大器，完成采样放大功能；在输入时钟为低电平情况下，与交叉稱合锁存放大器35组成锁存放大器,完成信号锁存功能。
[0105]第2实施实例
[0106]如图4给出的第2实施实例所涉及一种新型低电压分频器组成框图所示，它是第一实施实例的变形，采用阻型器件代替MOS管。一种新型低电压分频器包括第一锁存器40和第二锁存器40’，第一锁存器40包括由Ml和M2组成的采样差分对41，由Ml和M2组成的锁存交叉耦合对42，由Z1、Z2和时钟控制管MCl组成的负载模块43。第二锁存器40’包括由M5和M6组成的采样差分对44，由M7和M8组成的锁存交叉耦合对45，由Z3、Z4和时钟控制管MC2组成的负载模块46。Zl?TA的阻型器件为电阻或电感或电阻与电感的组合器件，如果采用电感，不需要高Q值的电感。所有采样差分对41和44、交叉耦合锁存对42和45中的放大管为NMOS管，负载模块43和46中的时钟控制管MCl和MC2为PMOS管。MPl?MP4为为阻型器件Zl?Z4，阻型器件为电阻或电感，或由电阻和电感组合的阻型器件。
[0107]本实施例的新型低电压分频器，包括第一锁存器电路40与该第二锁存器电路40’，所有采样差分对41、44，和交叉耦合锁存对42、45中的放大管为NMOS管；负载模块43由Zl、Z2和MCl组成，负载模块46由Z3、TA和MC2组成，作为负载模块43和46的钟控晶体管MC1、MC2为PMOS管，Zl?Z4为阻型器件，阻型器件为电阻或电感，或由电阻和电感组合的阻型器件。
[0108]第3实施实例
[0109]如图5给出的第3实施实例所涉及一种新型低电压分频器组成框图所示，它是第I实施实例的变形，采用PMOS管作为放大器的组件，而NMOS作为负载管和时钟控制管。一种新型低电压分频器包括第一锁存器50和第二锁存器50’。第一锁存器50包括由Ml和M2组成的采样差分对51，由M3和M4组成的锁存交叉耦合对52，由丽1，丽2和时钟控制管MCl组成的负载模块53。第二锁存器50’包括由M5和M6组成的采样差分对54，和由M7和M8组成的锁存交叉耦合对55，由丽3，MN4和时钟控制管MC2组成的负载模块56。
[0110]本实施例的新型低电压分频器，包括第一锁存器电路50与该第二锁存器电路50’，采样差分对51、54，和交叉耦合锁存对52、55中的放大管为PMOS管；负载模块53由丽1、丽2和MCl组成，负载模块56由丽3、MN4和MC2组成，作为负载模块53和56的晶体管MNl?MN4和钟控晶体管MC1、MC2为NMOS管。
[0111]第4实施实例
[0112]如图6给出的第4实施实例所涉及一种新型低电压分频器组成框图所示，它是第3实施实例的变形，采用阻型器件代替作为负载的NMOS管。该一种新型低电压分频器包括第一锁存器60和第二锁存器60’。第一锁存器60包括由Ml和M2组成的米样差分对61,和由M3和M4组成的锁存交叉耦合对62，由Zl，Z2和时钟控制管MCl组成的负载模块63 ；第二锁存器60’包括由M5和M6组成的采样差分对64，和由M7和M8组成的锁存交叉耦合对65，由Z3，Z4和时钟控制管MC2组成的负载模块66 ；Z1?Z4的阻型器件可以是电阻，可以是电感，甚至可以是电阻与电感的组合；通常来说，如果是电感，不需要很高Q值的电感。
[0113]本实施例的新型低电压分频器，包括第一锁存器电路60与该第二锁存器电路60’，所有采样差分对61、64，和交叉耦合锁存对62、65中的放大管为PMOS管；负载模块63由Zl、Z2和MCl组成，负载模块66由Z3、TA和MC2组成，作为负载模块63和66的钟控晶体管MC1、MC2为NMOS管，Zl?Z4为阻型器件，阻型器件为电阻或电感，或由电阻和电感组合的阻型器件。
[0114]第5实施实例
[0115]如图7给出的第5实施实例所涉及一种新型低电压分频器组成框图所示，它是第I实施实例的变形，采用NPN管作为放大器的组件，而PMOS作为负载管和时钟控制管。该一种新型低电压分频器包括第一锁存器70和第二锁存器70’。第一锁存器70包括由Ml和M2组成的采样差分对71，和由M3和M4组成的锁存交叉耦合对72，由MP1，MP2和时钟控制管MCl组成的负载模块73 ;包括第二锁存器70’包括由M5和M6组成的采样差分对74，和M7和M8组成的锁存交叉耦合对75，由MP3，MP4和时钟控制管MC2组成的负载模块76。
[0116]本实施例的新型低电压分频器，包括第一锁存器电路70与该第二锁存器电路70’，所有采样差分对71、74，和交叉耦合锁存对72、75中的放大管为NPN管；作为负载模块73和76的负载管MPl?MP4以及时钟控制管MC1、MC2为PMOS管。
[0117]第6实施实例
[0118]如图8给出的第6实施实例所涉及一种新型低电压分频器组成框图所示，它是第5实施实例的变形，采用阻型器件代替MOS管。该一种新型低电压分频器包括第一锁存器80和第二锁存器80’。第一锁存器80包括由Ml和M2组成的采样差分对81，和由M3和M4组成的锁存交叉耦合对82，由Zl，Z2和时钟控制管MCl组成的负载模块83 ;第二锁存器80’包括由M5和M6组成的采样差分对84，和由M7和M8组成的锁存交叉耦合对85，由Z3，Z4和时钟控制管MC2组成的负载模块86 ；Z1?Z4的阻型器件可以是电阻，可以是电感，甚至可以是电阻与电感的组合；通常来说，如果是电感，不需要很高Q值的电感。
[0119]本实施例的新型低电压分频器，包括第一锁存器电路80与该第二锁存器电路80’，所有采样差分对81、84，和交叉耦合锁存对82、85中的放大管为NPN管；负载模块83由Zl、Z2和MCl组成，负载模块86由Z3、TA和MC2组成，作为负载模块83和86的钟控晶体管MC1、MC2为PMOS管，Zl?Z4为阻型器件，阻型器件为电阻或电感，或由电阻和电感组合的阻型器件。
[0120]第7实施实例
[0121]如图9给出的第7实施实例所涉及一种新型低电压分频器组成框图所示，它是第5实施实例的变形，采用PNP管作为放大器的组件，而NMOS作为负载管和时钟控制管。该一种新型低电压分频器包括第一锁存器90和第二锁存器90’。第一锁存器90包括由Ml和M2组成的采样差分对91，和由M3和M4组成的锁存交叉耦合对92，由MP1，MP2和时钟控制管MCl组成的负载模块93 ;第二锁存器90’包括由M5和M6组成的采样差分对94，和由M7和M8组成的锁存交叉耦合对95，由MP3，MP4和时钟控制管MC2组成的负载模块96。
[0122]本实施例的新型低电压分频器，包括第一锁存器电路90与该第二锁存器电路90’，所有采样差分对91、94，和交叉耦合锁存对92、95中的放大管为PNP管；负载模块93由丽1、丽2和MCl组成，负载模块96由丽3、MN4和MC2组成，作为负载模块93和96的晶体管MNl?MN4和钟控晶体管MC1、MC2为NMOS管。
[0123]第8实施实例
[0124]如图10给出的第8实施实例所涉及一种新型低电压分频器组成框图所示，它是第7实施实例的变形，采用阻型器件代替MOS管。该一种新型低电压分频器包括第一锁存器100和第二锁存器100’。第一锁存器100包括由Ml和M2组成的采样差分对101，和由M3和M4组成的锁存交叉耦合对102，由Zl，Z2和时钟控制管MCl组成的负载模块103 ;第二锁存器100’包括由M5和M6组成的采样差分对104，和由M7和M8组成的锁存交叉耦合对105，由Z3，Z4和时钟控制管MC2组成的负载模块106 ；Z1?Z4的阻型器件可以是电阻，可以是电感，甚至可以是电阻与电感的组合；通常来说，如果是电感，不需要很高Q值的电感。
[0125]本实施例的新型低电压分频器，包括第一锁存器电路100与该第二锁存器电路100’，所有采样差分对101、104，和交叉耦合锁存对102、105中的放大管为PNP管；负载模块103由Z1、Z2和MCl组成，负载模块106由Z3、Z4和MC2组成，作为负载模块103和106的晶体管Zl?TA和钟控晶体管MC1、MC2为NMOS管，Zl?TA为阻型器件，阻型器件为电阻或电感，或由电阻和电感组合的阻型器件。
[0126]上述第I至第8实施例，通过去除了时钟输入晶体管，减小了对电源电压的要求，再添加一个钟控晶体管连接两个输出端，采用反向时钟信号控制:在锁存阶段，电阻仍然保持大的阻值来提供足够的增益；在采样阶段，电阻减小，充放电时间减小，大大提高了转换速度，可以实现比传统锁存器更高的工作的频率、更低的功耗，和更宽的工作范围，能够保持较高的灵敏度。本实用新型可以实现在较低的电源电压下工作减小功耗，而且动态负载在采样时间期间减小负载电阻从而提高工作频率的优点，并解决了电路结构的动态负载的变化会弓I起电路静态偏置点改变的缺点。
[0127]综上所述，本实用新型上述各实施例的新型低电压分频器，至少可以达到的有益效果包括:
[0128]⑴去除了时钟输入管，增加一个时钟控制晶体管，既保持传统锁存器的优点，又能使得分频器在较低的电压下(180nm CMOS工艺下电源电压可低至IV)显著地降低功耗，而且新增器件容易集成，占用的芯片面积较小。
[0129]⑵具有在采样时间内动态负载的阻值减小的优点，从而提高工作频率，克服了电路结构动态负载会改变电路静态偏置点的缺点，使分频器具有高工作稳定性。
[0130]⑶用一个钟控晶体管连接两个输出端，采用反向时钟信号控制，通过钟控晶体管增加一个控制维度，调节时钟控制管MCl和MC2的尺寸，并优化调整Ml?M4对管的尺寸，满足极高工作频率和较宽工作范围的要求，使得一种新型低电压分频器为高速、低功耗的分频器。在采样阶段，电阻减小，使充放电时间减小，而能成倍提高转换速度，在锁存阶段，负载电阻仍然保持大的阻值能提供足够的增益。
[0131]⑷比传统锁存器具有更高的工作频率、更低的功耗，和更宽的工作范围，能够保持较高的灵敏度，可以广泛应用于移动电话、蓝牙产品、第三代移动通信终端、手机电视等无线射频领域的频率合成器的锁相环以及相应的产品。
[0132]最后应说明的是:以上所述仅为本实用新型的优选实施例而已，并不用于限制本实用新型，尽管参照前述实施例对本实用新型进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换。凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。
【权利要求】
1.一种新型低电压分频器，其特征在于，包括并行设置、且相互连接的第一锁存器和第二锁存器，所述第一锁存器的结构和第二锁存器的结构相同； 所述第一锁存器的第一输出端QN和第一锁存器的第二输出端QP，分别直接连接到第二锁存器的输入端；所述第二锁存器的第一输出端IN和第二锁存器的第二输出端IP，交叉率禹合到第一锁存器的输入端。
2.根据权利要求1所述的新型低电压分频器，其特征在于，每个锁存器包括采样差分对管、锁存交叉耦合对管、带时钟控制管的负载模块；时钟控制管并接在锁存器的输出端； 第一锁存器的采样差分对管的源极与第二锁存器的锁存交叉耦合对管的源极连接在一起，并连接输入时钟信号CP经过隔直电容之后的信号和伪电流源的漏极； 第二锁存器的采样差分对管的源极与第一锁存器的锁存交叉耦合对管的源极连接在一起，并连接输入时钟信号CN经过隔直电容之后的信号和伪电流源的漏极； 每个锁存器输出信号与其采样对管栅极所接入的输入信号的频率相同，都为输入的时钟信号频率的一半。
3.根据权利要求2所述的新型低电压分频器，其特征在于，每个锁存器的采样差分对管包括由FET场效应管Ml和FET场效应管M2，FET场效应管Ml的漏极和FET场效应管M2的漏极分别连接到该锁存器的两个输出端，FET场效应管Ml的源极和FET场效应管M2的源极接在一起，连接到输入时钟信号CP经过隔直电容之后的信号和伪电流源的漏极； 和/或， 每个锁存器的交叉耦合锁存对管包括FET场效应管M3和FET场效应管M4，FET场效应管M3的漏极和FET场效应管M4的漏极分别连接到该锁存器的两个输出端，FET场效应管M3的源极和FET场效应管M4的源极连接在一起，连接到连接到输入时钟信号CN经过隔直电容之后的信号和伪电流源的漏极；FET场效应管M3的栅极和FET场效应管M4的栅极分别交叉连接到该锁存器的两个输出端； 和/或， 每个锁存器的负载模块包括FET场效应管MPUFET场效应管MP2及时钟控制管MC，时钟控制管MC为FET场效应管； FET场效应管MPl的漏极和和FET场效应管MP2的漏极分别连接到该锁存器的两个输出端；FET场效应管MPl的源极和和FET场效应管MP2的源极相连接电源Vdd ；FET场效应管MPl的栅极和和FET场效应管MP2的栅极相连接一偏置电位Vb。
4.根据权利要求2所述的新型低电压分频器，其特征在于，每个锁存器的负载模块包括阻型器件Zl和阻型器件Z2及时钟控制管MC组成，阻型器件为电阻或电感、或由电阻和电感组合的阻型器件，时钟控制管MC为FET场效应管； 阻型器件Zl和阻型器件Z2的一端并联接电源Vdd，另一端连接时钟控制管MC的漏极和源极的其中一极；时钟控制管MC的漏极和源极分别连接到锁存器两个输出端的其中一个端口，其栅极连接到连接到输入时钟信号CP或CN经过隔直电容之后的信号和伪电流源的漏极，如第一锁存器的时钟控制管MC的栅极接输入时钟信号CN经过隔直电容之后的信号和伪电流源的漏极，第二锁存器的时钟控制管MC的栅极接输入时钟信号CP经过隔直电容之后的信号和伪电流源的漏极。
5.根据权利要求3或4所述的新型低电压分频器，其特征在于，在每个锁存器中，所有采样差分对管和交叉耦合锁存对管中晶体管M1-M8为NMOS管；作为负载模块的负载管MPl?MP4以及时钟控制管MCl?MC2为PMOS管； 和/或， 在每个锁存器中，所有采样差分对管和交叉耦合锁存对管中晶体管M1-M8为NMOS管；负载模块由Z1、Z2和MCl组成，负载模块由Z3、Z4和MC2组成，作为负载模块的钟控晶体管MC1、MC2为PMOS管，Zl?TA为阻型器件，阻型器件为电阻或电感，或由电阻和电感组合的阻型器件； 和/或， 在每个锁存器中，采样差分对管和交叉耦合锁存对管中晶体管M1-M8为PMOS管；负载模块由丽1、丽2和MCl组成，负载模块由丽3、MN4和MC2组成，作为负载模块的晶体管MNl?MN4和钟控晶体管MC1、MC2为NMOS管； 和/或， 在每个锁存器中，所有采样差分对管和交叉耦合锁存对管中晶体管M1-M8为PMOS管；负载模块由Z1、Z2和MCl组成，负载模块由Z3、Z4和MC2组成，作为负载模块的钟控晶体管MC1、MC2为NMOS管，Zl?TA为阻型器件，阻型器件为电阻或电感，或由电阻和电感组合的阻型器件； 和/或， 在每个锁存器中，所有采样差分对管和交叉耦合锁存对管中晶体管M1-M8为NPN管；作为负载模块的负载管MPl?MP4以及时钟控制管MC1、MC2为PMOS管； 和/或， 在每个锁存器中，所有采样差分对管和交叉耦合锁存对管中晶体管M1-M8为NPN管；负载模块由Zl、Z2和MCl组成，负载模块由Z3、TA和MC2组成，作为负载模块的钟控晶体管MC1、MC2为PMOS管，Zl?TA为阻型器件，阻型器件为电阻或电感，或由电阻和电感组合的阻型器件； 和/或， 在每个锁存器中，所有采样差分对管和交叉耦合锁存对管中晶体管M1-M8为PNP管；负载模块由丽1、丽2和MCl组成，负载模块由丽3、MN4和MC2组成，作为负载模块的晶体管MNl?MN4和钟控晶体管MC1、MC2为NMOS管； 和/或， 在每个锁存器中，所有采样差分对管和交叉耦合锁存对管中晶体管M1-M8为PNP管；负载模块由Zl、Z2和MCl组成，负载模块由Z3、TA和MC2组成，作为负载模块的晶体管Zl?TA和钟控晶体管MC1、MC2为NMOS管，Zl?TA为阻型器件，阻型器件为电阻或电感，或由电阻和电感组合的阻型器件。
6.根据权利要求1-4中任一项所述的新型低电压分频器，其特征在于，该新型低电压分频器还包括: 在每个锁存器的两个输出端上接入一个钟控晶体管为采用反向时钟信号控制的钟控晶体管，通过钟控晶体管增加一个控制维度，调节时钟控制管MCl和MC2的尺寸，并优化调整Ml?M8对管的尺寸，满足极高工作频率和较宽工作范围的要求，使钟控晶体管参与构成负载模块的动态负载在采样阶段呈低电阻，在锁存阶段呈高电阻，使得该新型低电压分频器为高速、低电源电压的分频器。
【文档编号】H03L7/18GK204013484SQ201420281467
【公开日】2014年12月10日 申请日期:2014年5月29日 优先权日:2014年5月29日
【发明者】于云丰, 潘文光, 黄伟, 肖时茂 申请人:无锡中科微电子工业技术研究院有限责任公司